嵌入式CPU的納米尺度SRAM設(shè)計(jì)研究.pdf

1、靜態(tài)隨機(jī)存儲(chǔ)器SRAM作為嵌入式IP應(yīng)用的一類最主要的高速緩存，已經(jīng)成為當(dāng)前數(shù)字集成電路領(lǐng)域的一大研究熱點(diǎn)。隨著集成電路設(shè)計(jì)進(jìn)入納米時(shí)代，工藝的進(jìn)步對(duì)嵌入式SRAM的設(shè)計(jì)提出了新的挑戰(zhàn)。本文圍繞應(yīng)用于32位嵌入式CPU的高性能低功耗SRAM設(shè)計(jì)展開了以下方面的研究：
　　 1．針對(duì)亞100納米工藝下參數(shù)的隨機(jī)變化引起器件失配而影響SRAM穩(wěn)定性的問題，本文采用蒙特卡羅模擬方法，調(diào)用SPICE模型分別對(duì)讀、寫、保持模式下的SRAM

2、進(jìn)行失效統(tǒng)計(jì)分析，為納米尺度的SRAM設(shè)計(jì)提供了參考依據(jù)。
　　 2．與傳統(tǒng)費(fèi)時(shí)、高成本的全定制設(shè)計(jì)方法不同，本文提出了一種全定制和半定制相結(jié)合的SRAM設(shè)計(jì)方法，對(duì)其中時(shí)序要求、電性能要求比較高的模塊采用自底向上的全定制方法設(shè)計(jì)，對(duì)數(shù)字邏輯模塊采用自頂向下的半定制方法設(shè)計(jì)。這種方法的設(shè)計(jì)周期短，開發(fā)成本低，而且擴(kuò)展性好、工藝可移植性強(qiáng)。
　　 3．完成了一系列90nm工藝下自主嵌入式CPU的片上SRAM設(shè)計(jì)，建立了一個(gè)

3、適用于納米工藝的設(shè)計(jì)流程。率先在國內(nèi)實(shí)現(xiàn)了納米工藝的SRAM定制設(shè)計(jì)，為65nm及以下工藝的SRAM設(shè)計(jì)奠定了堅(jiān)實(shí)的基礎(chǔ)。
　　 4．本文深入分析了嵌入式存儲(chǔ)器在系統(tǒng)級(jí)的同步時(shí)序問題，提出了一種基于粒子群優(yōu)化(PSO)算法的有用時(shí)鐘偏差規(guī)劃方法。該方法在不改變電路結(jié)構(gòu)的基礎(chǔ)上，采用慣性權(quán)重線性遞減的自適應(yīng)PSO算法調(diào)整存儲(chǔ)器的有用時(shí)鐘偏差，并通過迭代不斷優(yōu)化組合邏輯的延時(shí)，從而減小時(shí)鐘周期。應(yīng)用該算法對(duì)嵌入式CPU進(jìn)行優(yōu)化計(jì)算，