嵌入式SRAM編譯器設(shè)計(jì)與IP驗(yàn)證.pdf

1、近年來隨著半導(dǎo)體存儲器技術(shù)的快速發(fā)展，靜態(tài)隨機(jī)存儲器(SRAM)因其速度快的特性被廣泛應(yīng)用于各種高速存取場合。SRAM只需長期提供電源，而無需定期的刷新存儲單元，是一種靜止存取的內(nèi)存。在現(xiàn)代處理器架構(gòu)中，SRAM作為高性能系統(tǒng)中不可或缺的一部分，通常作為多級緩存以彌補(bǔ)處理器與DRAM存取時(shí)間的差距。隨著嵌入式系統(tǒng)的逐漸發(fā)展，SRAM常作為電路的一部分嵌入到SOC芯片中。
　　傳統(tǒng)全定制SRAM設(shè)計(jì)周期較長，并且人員需求大、開發(fā)成本

2、高。在ASIC芯片設(shè)計(jì)中，存儲器的容量根據(jù)用戶應(yīng)用的需求有很大的變化。如何正確快速地設(shè)計(jì)SRAM和產(chǎn)生SRAM IP核已經(jīng)成為一個難題。然而，SRAM編譯器可滿足大多數(shù)容量可變的構(gòu)架，是一種單元庫設(shè)計(jì)與自動化程序結(jié)合的軟件。預(yù)先建好的模板和單元庫可以簡化編譯器代碼編寫和降低生成IP核的復(fù)雜性。
　　本論文基于SRAM電路設(shè)計(jì)與仿真為SRAM編譯器提供的準(zhǔn)備文件，開發(fā)了一套自動產(chǎn)生SRAM IP核，容量范圍為64B-512K的SRA

3、M編譯器。該編譯器根據(jù)仿真數(shù)據(jù)表、模板和子單元庫生成Lib庫、CDL和版圖等IP核。首先針對28nm工藝的Lib庫文件提出一種Detail Power電路的參數(shù)提取方案，此方案可分析出不同端口的翻轉(zhuǎn)對SRAM功耗的影響。考慮到長導(dǎo)線電阻電容特性對信號傳輸?shù)挠绊?，采用兀型RC結(jié)構(gòu)建模導(dǎo)線自身的電阻電容和連接器件。根據(jù)電路的網(wǎng)表和建模參數(shù)，使用Hspice工具仿真出SRAM每個端口的功耗，并開發(fā)Lib Viewer工具抓取Lib庫數(shù)據(jù)，以線

4、性圖的形式進(jìn)行數(shù)據(jù)分析。接著針對CDL和版圖提出各自的拼接算法和開發(fā)相應(yīng)的分析處理工具，包括以GUI形式查看CDL并生成樹狀圖的CDL Viewer工具和抓取版圖子單元SM選項(xiàng)以實(shí)現(xiàn)版圖修改和添加Power Ring的GDS Builder工具。最后本文實(shí)現(xiàn)了SRAM編譯器IP核的驗(yàn)證，以及通過SRAM性能參數(shù)（讀寫余量、關(guān)鍵點(diǎn)電壓差等）評估了編譯器設(shè)計(jì)的合理性。目前此SRAM編譯器已被成功的移植到180nm、130nm、65nm和40