嵌入式雙端口SRAM中讀寫干擾問題的研究.pdf

1、嵌入式靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）是現(xiàn)代SoC中的重要組成部分；伴隨著工藝前進(jìn)的腳步，對(duì)于SRAM的研究也從未終止過。其中雙端口SRAM可以為系統(tǒng)提供更高的通信效率和并行性，隨著系統(tǒng)吞吐率的提升，其應(yīng)用也越來越廣泛。
　　針對(duì)雙端口 SRAM中的讀寫干擾問題，本文對(duì)嵌入式 SRAM的存儲(chǔ)單元和外圍電路做了全面的研究，清晰了SRAM讀寫操作的完整過程；從原理上對(duì)雙端口 SRAM中存在的讀寫干擾問題進(jìn)行了分析，并針對(duì)臺(tái)積電28 nm

2、工藝的雙端口SRAM系列（TSDN28HPM）中的一個(gè)實(shí)例進(jìn)行了仿真分析，發(fā)現(xiàn)其在工藝的6σ偏差處存在嚴(yán)重的寫干擾問題；對(duì)該寫干擾做了進(jìn)一步的詳細(xì)分析，根據(jù)其特點(diǎn)提出了一種字線脈沖控制方法，從而解決了該問題。
　　本文主要成果如下：首先，給出了28 nm工藝下嵌入式SRAM中靈活的跟蹤電路和靈敏放大器的特性；其次，仿真得到了TSDN28HPM中由寫干擾造成的寫失敗，以及該寫干擾的時(shí)鐘偏移相關(guān)性；最后，根據(jù)該時(shí)鐘偏移相關(guān)性提出了一種