高密度等離子體輔助CVD工藝在集成電路制造中應(yīng)用與改善.pdf

1、在集成電路制造中,薄膜沉積技術(shù)的運用是一個重要環(huán)節(jié)。作為薄膜沉積技術(shù)其中之一的高密度等離子體輔助化學(xué)氣象沉積(High Density Plasma Chemical Vapor Deposition,簡稱HDP CVD)工藝以其優(yōu)越的性能,在實際生產(chǎn)中得到越來越廣泛的應(yīng)用。本文對HDP CVD工藝原理、淀積設(shè)備和測量方式做了詳細的介紹,并對其在生產(chǎn)中出現(xiàn)的空洞缺陷(Void Defect)做了細致的研究。
　　隨著集成電路技術(shù)的

2、不斷發(fā)展,器件的特征尺寸的不斷縮小,這對HDP CVD工藝的間隙填充能力帶來了挑戰(zhàn)。在集成電路制造中,我們通過對淀積刻蝕比的調(diào)節(jié)可以有效的控制空洞缺陷的發(fā)生。文章通過大量的實驗分析,找出了HDP CVD工藝中影響薄膜淀積速率和刻蝕速率的工藝參數(shù)和其變化規(guī)律。
　　文章作者以其在芯片制造企業(yè)中薄膜沉積部門的工作經(jīng)驗為基礎(chǔ),通過理論分析和實踐,總結(jié)出一套解決HDP CVD工藝中空洞缺陷的方法,從而提高了生產(chǎn)效率和工藝的穩(wěn)定性,增強了公