帶分復(fù)用的3D NoC測試規(guī)劃研究.pdf

1、隨著半導(dǎo)體集成工藝和制造工藝的不斷發(fā)展，集成電路的規(guī)模越來越大，片上網(wǎng)絡(luò)（Network-on-Chip, NoC）作為下一代大規(guī)模集成電路設(shè)計(jì)的主流技術(shù)，其發(fā)展受到了平面結(jié)構(gòu)的限制。而3D IC技術(shù)日漸完善，一些學(xué)者提出了NoC與3D IC技術(shù)融合而成的3D NoC技術(shù)，其已成為解決二維架構(gòu)片上網(wǎng)絡(luò)瓶頸問題的可靠方案。但是3D NoC的復(fù)雜度、集成度以及IP核數(shù)量的增加，使得IP核的測試面臨著效率低、測試調(diào)度復(fù)雜、成本高等問題。測試規(guī)

2、劃是提高測試效率的有效方法，如何開拓新思路研究新方法，提出一種高效的測試規(guī)劃方案對3D NoC技術(shù)的發(fā)展具有重要的現(xiàn)實(shí)意義。
　　本文在研究3D NoC基本結(jié)構(gòu)和與IP核測試相關(guān)技術(shù)的基礎(chǔ)上，基于重用NoC作為測試存取機(jī)制（Test Access Mechanism，TAM）的并行測試方法，針對IP核測試數(shù)據(jù)傳輸帶寬與TAM帶寬不匹配的問題，提出帶分復(fù)用方法對單一TAM實(shí)施動態(tài)細(xì)分，使得多個(gè)核的測試數(shù)據(jù)可以共享同一物理TAM并行傳

3、輸。并結(jié)合3D NoC結(jié)構(gòu)設(shè)計(jì)二維編碼建立帶寬分配和測試順序模型，采用多種群遺傳模擬退火算法（Multi-population Genetic-Simulated Annealing Algorithm，MPGSAA），在總功耗、層功耗雙重約束以及帶寬約束下對 IP核的帶寬分配和測試調(diào)度順序進(jìn)行雙重優(yōu)化，提高并行測試效率以獲得最短測試時(shí)間。算法中針對測試調(diào)度順序優(yōu)化設(shè)計(jì)移位互換雜交策略，并運(yùn)用精英配對方法加快種群尋優(yōu)速度，設(shè)計(jì)求精操作進(jìn)

4、一步優(yōu)化測試時(shí)間，通過比較、淘汰、替換機(jī)制加強(qiáng)種群間交流，增加種群多樣性，避免算法陷入局部最優(yōu)。
　　最后以IT’C02標(biāo)準(zhǔn)電路集作為實(shí)驗(yàn)對象實(shí)施仿真測試。實(shí)驗(yàn)主要針對采用帶分復(fù)用方法與單一TAM只傳輸單個(gè)IP核的測試數(shù)據(jù)的方法對相同測試電路實(shí)施測試規(guī)劃的結(jié)果進(jìn)行比較分析；研究了選取不同數(shù)量的TAM對測試時(shí)間的影響，以及不同測試功耗限制的選擇對測試結(jié)果的影響。實(shí)驗(yàn)結(jié)果表明采用帶分復(fù)用方法對3D NoC實(shí)施測試規(guī)劃能有效地減小系統(tǒng)測