基于量子進(jìn)化算法的2D-NoC測試規(guī)劃研究.pdf

1、近年來半導(dǎo)體器件尺寸不斷向納米甚至更小級別發(fā)展,設(shè)計的復(fù)雜度也大大提高,基于傳統(tǒng)總線形式的片上互聯(lián)架構(gòu)(SoC)制約了大規(guī)模集成電路的發(fā)展。片上網(wǎng)絡(luò)(Network on chip,NoC)正是為了解決SoC設(shè)計中傳統(tǒng)總線通信結(jié)構(gòu)的局限性而出現(xiàn)的新技術(shù)。但是NoC芯片的集成度較高,測試更為復(fù)雜,測試時間也會隨著IP核的增多而加大。而NoC的測試端口的數(shù)量和位置、測試數(shù)據(jù)分配方案、測試帶寬等都會直接影響最終的測試時間,如何綜合考慮這些影響

2、因素,對NoC測試進(jìn)行合理有效地測試規(guī)劃成為提高NoC測試效率的關(guān)鍵。
　　本文首先介紹了NoC技術(shù)的基礎(chǔ)理論和測試規(guī)劃的相關(guān)概念,在此基礎(chǔ)上建立基于重用NoC測試訪問機制和XY維序路由算法的測試規(guī)劃策略;對量子進(jìn)化算法進(jìn)行改進(jìn),使其適用于解決測試規(guī)劃中復(fù)雜的多進(jìn)制問題,完成IP核分配到TAM的規(guī)劃研究;在系統(tǒng)功耗限制下確定NoC測試端口數(shù)量,利用改進(jìn)后的量子進(jìn)化算法對端口位置進(jìn)行選擇優(yōu)化,并結(jié)合IP核測試分配優(yōu)化完成NoC系統(tǒng)的

3、測試規(guī)劃研究,以縮短測試時間。針對測試規(guī)劃研究中,量子進(jìn)化算法容易早熟收斂和陷入局部最優(yōu),本文加入了量子門動態(tài)調(diào)整策略和并行跳躍基因策略彌補算法的缺點,以提高算法的尋優(yōu)精度,快速得到最優(yōu)解。
　　最后,以ITC’02基準(zhǔn)電路作為實驗對象對算法進(jìn)行仿真驗證。將基于改進(jìn)量子進(jìn)化算法的IP核測試分配優(yōu)化與基于IP核時間排序的調(diào)度優(yōu)化測試進(jìn)行比較;將結(jié)合端口位置選擇過程的IP核測試分配優(yōu)化和固定端口位置下IP核測試分配優(yōu)化相比較。實驗結(jié)果