兼容標(biāo)準(zhǔn)CMOS工藝存儲(chǔ)器的實(shí)現(xiàn)與測(cè)試.pdf

1、存儲(chǔ)芯片是IC市場(chǎng)的支柱產(chǎn)品，也是用量最多的VLSI器件。隨著集成電路技術(shù)的飛速發(fā)展，EEPROM制造技術(shù)也進(jìn)一步成熟，在集成電路設(shè)計(jì)中，經(jīng)常會(huì)需要一些低成本低密度的非易失性存儲(chǔ)器件，但是工藝的復(fù)雜性阻礙了傳統(tǒng)的非易失性存儲(chǔ)器件嵌入到CMOS電路中，這是由于傳統(tǒng)的非易失性存儲(chǔ)器需要多層多晶硅、不同的柵氧化層厚度，從而增加了工藝的復(fù)雜性和成本。為解決這問(wèn)題，本文提出了一種單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)器，這與標(biāo)準(zhǔn)CMOS邏輯工藝相兼容，不需

2、要額外的掩膜或工藝步驟。這樣在成本和工藝復(fù)雜性等方面使該器件具有很大的優(yōu)勢(shì)，而且在一些需要較小容量的非易失性存儲(chǔ)器的嵌入式應(yīng)用中，將會(huì)存在很大的市場(chǎng)價(jià)值。
　　 本文首先分析了2管單層多晶結(jié)構(gòu)和3管單層多晶結(jié)構(gòu)的擦寫和讀出原理，并在ISE-TCAD軟件中對(duì)3管存儲(chǔ)結(jié)構(gòu)進(jìn)行了擦寫過(guò)程的仿真。在此基礎(chǔ)上提出了3管差分存儲(chǔ)內(nèi)核結(jié)構(gòu)，并做了詳細(xì)分析。為了驗(yàn)證單層多晶存儲(chǔ)器以及3管差分存儲(chǔ)內(nèi)核的原理，本文設(shè)計(jì)2管分壓測(cè)試芯片和存儲(chǔ)容量為4