串并結(jié)構(gòu)Viterbi譯碼芯片的ASIC設(shè)計.pdf

1、差錯控制技術(shù)在數(shù)字通信系統(tǒng)的應(yīng)用合理解決了消息傳輸?shù)目煽啃耘c速度問題。隨著無線通信系統(tǒng)的快速發(fā)展,正交頻分復(fù)用(OFDM)和多輸入多輸出(MIMO)用于無線通信的高吞吐量數(shù)據(jù)傳輸。這類技術(shù)已經(jīng)廣泛應(yīng)用于手機移動通信,無線局域網(wǎng)(WLAN),然而實現(xiàn)高速數(shù)據(jù)傳輸?shù)耐瑫r也會導(dǎo)致高的功耗。卷積碼是一種結(jié)構(gòu)簡單糾錯能力強的差錯控制編碼方式,卷積碼被廣泛應(yīng)用于無線通信的前向糾錯。卷積碼的譯碼方法有很多種,但是譯碼性能最佳的是維特比譯碼算法。

2、>　　本文設(shè)計的Viterb i譯碼芯片的約束長度為9,碼率為1/2,為了減小誤碼率增加編碼增益,采用了8電平量化的軟判決譯碼方式,譯碼回溯的深度為64。串并結(jié)構(gòu)ACS(加比選)能夠有效的提高硬件的利用率和譯碼的吞吐速度。路徑度量值存儲器結(jié)構(gòu)采用兩片RA M輪流進行數(shù)據(jù)緩沖,實現(xiàn)了數(shù)據(jù)的無縫讀取。通過狀態(tài)編碼來改進路徑度量存儲單元的地址分配控制電路,方便了度量值的讀寫操作。采用單片R AM對幸存信息進行循環(huán)流水線操作,實現(xiàn)了高效的幸存信

3、息的存儲和回溯操作并節(jié)省了存儲資源。
　　本文搭建了一個Matlab和Modelsim的聯(lián)合仿真平臺,充分驗證了 Viterbi譯碼器在不同信噪比條件下的譯碼糾錯性能。檢驗了在AWGN信道中譯碼器的誤碼率并且繪制了在不同信噪比條件下的誤碼率曲線圖。通過編碼前后的誤碼率曲線比較就可以得到卷積碼的編碼增益。將所設(shè)計的電路進行FPGA時序驗證、調(diào)試和性能分析。Synopsy綜合后得到電路的最高運行時鐘頻率(fmax)為153.8Mhz,