基于概率計(jì)算的超高速全并行Turbo碼譯碼芯片ASIC實(shí)現(xiàn).pdf

1、Turbo碼作為信道編譯碼方案目前被廣泛應(yīng)用于第三代、第四代以及后續(xù)的移動(dòng)通信應(yīng)用中，為提高Turbo碼譯碼的性能，可以考慮使用概率計(jì)算即使用隨機(jī)序列來(lái)表示數(shù)據(jù)進(jìn)而設(shè)計(jì)Turbo碼譯碼算法和架構(gòu)。本文以基于概率計(jì)算進(jìn)行設(shè)計(jì)的全并行Turbo碼譯碼架構(gòu)為基礎(chǔ)進(jìn)行譯碼芯片的ASIC設(shè)計(jì)實(shí)現(xiàn)并流片。
　　本文使用Synopsys公司與Mentor公司的相關(guān)EDA工具，結(jié)合Turbo碼譯碼芯片的ASIC實(shí)現(xiàn)對(duì)芯片的前端綜合、后端物理設(shè)計(jì)和

2、芯片驗(yàn)證相關(guān)技術(shù)進(jìn)行了探索研究，并詳細(xì)闡述了Turbo碼譯碼芯片前端綜合與后端物理實(shí)現(xiàn)過(guò)程，同時(shí)對(duì)物理實(shí)現(xiàn)完成后的版圖進(jìn)行了相關(guān)規(guī)則驗(yàn)證與時(shí)序后仿真。邏輯綜合部分對(duì)工藝庫(kù)與設(shè)計(jì)約束作了重點(diǎn)分析和說(shuō)明，并給出了譯碼芯片經(jīng)過(guò)HDL代碼優(yōu)化后的綜合方案和對(duì)綜合結(jié)果的分析；后端物理設(shè)計(jì)過(guò)程中，深入研究了譯碼芯片的布圖規(guī)劃、電源網(wǎng)絡(luò)規(guī)劃、時(shí)鐘樹(shù)設(shè)計(jì)和芯片布線，并簡(jiǎn)要描述了譯碼芯片的布局、版圖生成以及ECO布線過(guò)程；芯片驗(yàn)證部分分別討論了譯碼芯片的

3、前端形式驗(yàn)證、后端形式驗(yàn)證、靜態(tài)時(shí)序分析與芯片版圖完成后的Antenna/DRC/LVS規(guī)則檢查，最后對(duì)譯碼芯片進(jìn)行了時(shí)序后仿真以確保芯片在功能和時(shí)序上的正確性。
　　在Turbo譯碼器的ASIC實(shí)現(xiàn)過(guò)程中，本文結(jié)合Synopsys的相關(guān)EDA工具對(duì)ASIC設(shè)計(jì)和實(shí)現(xiàn)涉及的相關(guān)重要知識(shí)點(diǎn)進(jìn)行了總結(jié)和分析。此外，還建立了一套完整的基于SMIC130nm工藝的前端綜合與物理實(shí)現(xiàn)的設(shè)計(jì)流程和相應(yīng)Tcl腳本，具體包括邏輯綜合、版圖實(shí)現(xiàn)、版

4、圖物理驗(yàn)證、靜態(tài)時(shí)序分析、形式驗(yàn)證和時(shí)序后仿真等。這套流程和腳本將為后期其他ASIC芯片設(shè)計(jì)項(xiàng)目的開(kāi)發(fā)提供參考范例和思路，縮短項(xiàng)目開(kāi)發(fā)時(shí)間。最終流片生產(chǎn)的譯碼芯片相關(guān)參數(shù)如下：
　　譯碼芯片基于概率計(jì)算，采用MAX-LOG-MAP算法，譯碼并行度為全并行，譯碼碼長(zhǎng)可選，為40到384一共44種可選碼長(zhǎng)，采用SMIC130nm1P8M1TM CMOS工藝，規(guī)模為百萬(wàn)門(mén)級(jí)，芯片面積為23.8mm2，譯碼時(shí)鐘頻率默認(rèn)工作在100MHz，