低功耗Viterbi譯碼器的設(shè)計與實現(xiàn).pdf

1、在當今的通信系統(tǒng)中，信息傳輸?shù)挠行院涂煽啃允种匾?，人們一般使用信道編碼的方式來提高信息傳輸?shù)目煽啃浴Ｆ渲?，卷積碼是一種在移動通信系統(tǒng)以及深空通信中使用較多的信道編碼方案，Viterbi譯碼算法是基于最大似然概率的卷積碼譯碼算法。
　　1967年Viterbi提出了最大似然譯碼，它對存儲器級數(shù)較小的卷積碼的譯碼很容易實現(xiàn)，且效率高、速度快。然而，維特比譯碼器的計算量、存儲容量及功耗，會隨約束長度K呈指數(shù)增長，這使得大約束長度的維

2、特比譯碼器在數(shù)字通信中，尤其是移動設(shè)備、環(huán)保設(shè)備、手持設(shè)備等場合的應(yīng)用受到很大的限制，功耗問題已成為制約維特比譯碼器在無線通信中進一步發(fā)展與應(yīng)用的瓶頸。
　　本文是針對卷積碼約束度為7的Viterbi譯碼器的低功耗研究。就目前的工藝而言，器件的功耗主要來源于信號變化產(chǎn)生的動態(tài)功耗。本文的研究目標是在算法級以及寄存器傳輸級對Viterbi譯碼器進行低功耗設(shè)計，降低其動態(tài)功耗。針對低功耗，本文主要采取了以下幾個措施：首先，對于幸存路徑

3、的存儲模塊本設(shè)計中選擇乒乓模式，合理安排其讀寫順序；其次，在路徑度量的存儲更新上采用了原位運算方法，節(jié)省了存儲器的使用，繼而節(jié)省了功耗；最后，在對各個模塊的協(xié)調(diào)合作上采用了門控時鐘的方法，在有些模塊空閑時其使能信號無效，有效地降低了功耗。
　　本文用從下至上的方法，先介紹各個模塊的原理、功能，以及各自的設(shè)計方法，最后再將其集成為整個Viterbi譯碼器系統(tǒng)。本設(shè)計采用Verilog硬件描述語言進行設(shè)計，運用仿真及綜合軟件對設(shè)計進行