FPGA開(kāi)關(guān)參數(shù)測(cè)試方法研究與實(shí)現(xiàn).pdf

1、隨著現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，F(xiàn)PGA)電路近年來(lái)的飛速發(fā)展，現(xiàn)在的FPGA芯片的集成度已經(jīng)達(dá)到千萬(wàn)門(mén)?，F(xiàn)代的FPGA芯片正在向著更高密度、更大容量的方向發(fā)展，其電路的復(fù)雜程度也在逐步增加。如何快速有效的對(duì)FPGA芯片進(jìn)行測(cè)試也就成了最近幾年學(xué)術(shù)界和工業(yè)界的熱點(diǎn)話(huà)題。其中，對(duì)反應(yīng)了FPGA性能指標(biāo)的內(nèi)部開(kāi)關(guān)參數(shù)的測(cè)試方法的研究，在FPGA芯片測(cè)試中占據(jù)了很大的比重。目前FPGA領(lǐng)域比較

2、認(rèn)可的測(cè)量這個(gè)時(shí)間間隔的方法是采用時(shí)間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter，TDC)，并且這個(gè)電路結(jié)構(gòu)在逐漸發(fā)展完善，已經(jīng)成為了工業(yè)界的專(zhuān)用電路結(jié)構(gòu)。目前基于FPGA開(kāi)發(fā)的TDC電路結(jié)構(gòu)在具體的測(cè)試時(shí)產(chǎn)生分辨率不高和當(dāng)環(huán)境溫度變化時(shí)，測(cè)量準(zhǔn)確性降低的問(wèn)題。本文所研究的開(kāi)關(guān)參數(shù)測(cè)試方法，正是解決這兩個(gè)問(wèn)題。
　　本文講述的是在FPGA上實(shí)現(xiàn)帶全數(shù)字設(shè)計(jì)的延時(shí)鎖定環(huán)(DLL)反饋的延遲內(nèi)插法延遲鏈結(jié)構(gòu)的TDC

3、設(shè)計(jì)。解決了利用FPGA配置TDC電路的分辨率不高和測(cè)量準(zhǔn)確性隨溫度變化而降低的問(wèn)題。采用了延遲內(nèi)插法TDC電路結(jié)構(gòu)，選擇FPGA中專(zhuān)用進(jìn)位鏈作為延時(shí)單元。全數(shù)字DLL設(shè)計(jì)的可調(diào)延遲鏈也同樣選擇了FPGA中專(zhuān)用進(jìn)位鏈，在0.18μm工藝FPGA上，分辨率在常溫(25℃)下能達(dá)到167ps。通過(guò)數(shù)字DLL結(jié)構(gòu)的反饋?zhàn)饔茫軌蛟跍囟茸兓瘯r(shí)調(diào)整延時(shí)鏈的延時(shí)，從而可以得知每個(gè)延時(shí)單元延時(shí)的變化信息，這就使這個(gè)電路結(jié)構(gòu)能夠在溫度變化時(shí)也能進(jìn)行開(kāi)關(guān)