四階前饋Σ-ΔADC中噪聲與諧波失真分析及驗(yàn)證.pdf

1、近年來，國(guó)內(nèi)外對(duì)Sigma-Delta調(diào)制器的研究主要集中在提高調(diào)制器的性能，而噪聲和調(diào)制器中的非線性對(duì)其性能影響很大，因此研究調(diào)制器中的噪聲和非線性變得十分重要。因此，本論文進(jìn)行了前饋Sigma-Delta調(diào)制器的設(shè)計(jì)，并對(duì)Sigma-Delta調(diào)制器的非線性和噪聲進(jìn)行了一定的研究。
　　論文的主要工作如下：
　　首先對(duì)Sigma-Delta調(diào)制器的工作原理進(jìn)行了簡(jiǎn)單的介紹，然后分析了調(diào)制器系統(tǒng)中的各個(gè)模塊的非線性，并且在

2、Simulink中對(duì)各個(gè)模塊的非線性進(jìn)行了建模。接著分析了調(diào)制器中各個(gè)模塊的噪聲，對(duì)噪聲進(jìn)行建模。通過本課題中對(duì)調(diào)制器的性能指標(biāo)要求，在MATLAB中對(duì)調(diào)制器進(jìn)行了系統(tǒng)級(jí)設(shè)計(jì)與仿真。參考四階前饋調(diào)制器的系統(tǒng)結(jié)構(gòu)，設(shè)計(jì)了全差分結(jié)構(gòu)的調(diào)制器整體電路，在Cadence中對(duì)調(diào)制器的電路級(jí)進(jìn)行了仿真，對(duì)仿真結(jié)果進(jìn)行分析。
　　調(diào)制器的系統(tǒng)級(jí)設(shè)計(jì)是在MATLAB中的Simulink下完成的。本課題中的調(diào)制器采用全前饋結(jié)構(gòu)，可以有效地降低系統(tǒng)對(duì)

3、積分器輸出擺幅的要求，提高系統(tǒng)的穩(wěn)定性。該四階Sigma-Delta調(diào)制器采用單環(huán)結(jié)構(gòu)，信號(hào)帶寬為50kHz，采樣頻率25MHz。在Simulink中得到理想情況下的信噪比是146.7dB，有效位數(shù)是24位。考慮調(diào)制器系統(tǒng)的非線性和噪聲等非理想特性之后，調(diào)制器的輸出PSD基底噪聲約為-140dB，有效位數(shù)是17位?？傊C波失真THD<-110dB，符合系統(tǒng)的性能要求，同時(shí)為電路級(jí)設(shè)計(jì)留有一定的裕度。
　　本課題所設(shè)計(jì)的四階全前饋Si

4、gma-Delta調(diào)制器電路是通過開關(guān)電容電路實(shí)現(xiàn)。在電路設(shè)計(jì)時(shí)重點(diǎn)考慮了調(diào)制器中第一級(jí)積分器的設(shè)計(jì)，同時(shí)采用了斬波技術(shù)來進(jìn)一步消除運(yùn)放的低頻噪聲。一位量化器采用具有動(dòng)態(tài)鎖存功能的比較器來實(shí)現(xiàn)，可以有效地降低調(diào)制器的功耗。積分器中的運(yùn)放采用開關(guān)電容共模反饋的全差分結(jié)構(gòu)。同時(shí)設(shè)計(jì)了非交疊時(shí)鐘電路，進(jìn)一步消除由于開關(guān)的非理想特性引入的電荷注入和時(shí)鐘饋通對(duì)調(diào)制器的影響。采用0.5μm標(biāo)準(zhǔn)CMOS工藝，對(duì)調(diào)制器的整體電路進(jìn)行仿真，最終的仿真結(jié)果