高性能并行十進(jìn)制乘法器的研究與設(shè)計(jì).pdf

1、隨著商業(yè)計(jì)算和金融分析等高精度計(jì)算應(yīng)用領(lǐng)域的高速發(fā)展，提供硬件支持十進(jìn)制算術(shù)運(yùn)算變得越來越重要，新的IEEE754-2008浮點(diǎn)運(yùn)算標(biāo)準(zhǔn)也添加了十進(jìn)制算術(shù)運(yùn)算規(guī)范。采用硬件實(shí)現(xiàn)十進(jìn)制算術(shù)運(yùn)算正在成為趨勢(shì)，硬件十進(jìn)制乘法器也是國(guó)外一直關(guān)注的熱點(diǎn)。
　　論文對(duì)硬件實(shí)現(xiàn)并行十進(jìn)制乘法的部分積產(chǎn)生、部分積壓縮和最終積產(chǎn)生三個(gè)模塊進(jìn)行深入的分析與研究，設(shè)計(jì)了一種基于有符號(hào)基-10編碼的16×16十進(jìn)制位（digit）并行十進(jìn)制乘法器。在十進(jìn)

2、制部分積產(chǎn)生模塊，采用有符號(hào)基-10編碼將部分積的數(shù)目減少一半，采用本文提出的推測(cè)性十進(jìn)制加法器加速3倍被乘數(shù)倍數(shù)（3X）的產(chǎn)生。十進(jìn)制部分積壓縮模塊采用由十進(jìn)制3:2壓縮器構(gòu)成的壓縮樹將部分積壓縮至兩行，基于BCD-4221編碼的1位十進(jìn)制3:2壓縮器包括一個(gè)4位二進(jìn)制進(jìn)位保留加法器和一個(gè)BCD-4221至BCD-5211的編碼轉(zhuǎn)換電路。利用BCD-4221編碼的冗余特性對(duì)編碼轉(zhuǎn)換電路進(jìn)行優(yōu)化設(shè)計(jì)，降低壓縮模塊的復(fù)雜度及延遲。最終積產(chǎn)

3、生模塊采用本文提出的有條件推測(cè)性十進(jìn)制加法器快速得到乘積。在分析二進(jìn)制和十進(jìn)制加法器結(jié)構(gòu)的基礎(chǔ)上，論文完成了推測(cè)性十進(jìn)制加法器和有條件推測(cè)性十進(jìn)制加法的優(yōu)化設(shè)計(jì)。分析比較兩種提出的十進(jìn)制加法器的結(jié)構(gòu)特點(diǎn)與性能，并將其應(yīng)用于并行十進(jìn)制乘法器的設(shè)計(jì)中。
　　論文完成了并行十進(jìn)制乘法器從整體結(jié)構(gòu)到各個(gè)子模塊的設(shè)計(jì)、可綜合代碼的編寫、仿真綜合等一系列工作。采用VerilogHDL完成所有設(shè)計(jì)，在Modelsim平臺(tái)上進(jìn)行功能仿真與驗(yàn)證，在