MEMS加速度計伺服芯片數(shù)字控制電路研究.pdf

1、MEMS傳感器憑借著其良好的性能，在越來越多的領(lǐng)域里得以應(yīng)用，其后端的伺服電路也因此成為了近年來研究的熱點之一。
　　針對適用于石油勘測、地震波檢測的MEMS差分電容式加速度傳感器進行研究，設(shè)計低功耗、動態(tài)響應(yīng)好的MEMS加速度計伺服芯片。
　　本文對數(shù)字控制電路關(guān)鍵技術(shù)進行詳細(xì)的描述，并開發(fā)芯片數(shù)字功能測試平臺。采用自頂向下的方法設(shè)計數(shù)字電路，重點論述Verilog HDL代碼編寫，功能仿真、FPGA驗證、版圖后仿真以及芯

2、片數(shù)字功能測試。
　　數(shù)字控制電路關(guān)鍵技術(shù)包括IIC(Inter Intergrated Circuit)Slave模塊，多相時鐘源產(chǎn)生模塊MPCG(Multiphase Clock Generator)，平均數(shù)位流計數(shù)器BSCA(Bit Stream Counting Average)和過載監(jiān)測模塊OD(Overload Detection)，主要完成芯片與系統(tǒng)的通信，控制模擬電路開關(guān)時序和監(jiān)控、處理數(shù)據(jù)等功能。
　　本文

3、提出了一種改進型的IIC Slave設(shè)計方案：對傳統(tǒng)IIC Slave的狀態(tài)機進行簡化，得到改進型狀態(tài)機。綜合結(jié)果表明，改進型狀態(tài)機的從機設(shè)計對比傳統(tǒng)狀態(tài)機的從機設(shè)計，面積減少約20％，功耗降低約4%。對該電路進行FPGA驗證時，構(gòu)建了一種簡單、高效的FPGA(Field Programmable Gate Array)驗證系統(tǒng)。
　　多相時鐘源模塊產(chǎn)生模擬電路12個開關(guān)的時序，控制前端電路在檢測階段，采樣保持階段，力反饋階段，校