基于FPGA的高速FIR數(shù)字濾波器及多速率濾波器的設(shè)計與實現(xiàn).pdf

1、本論文分兩部分介紹了基于FPGA的數(shù)字濾波器的設(shè)計與實現(xiàn)，分別是基于FPGA的FIR數(shù)字濾波器和基于FPGA的多速率濾波器。
　　在FIR數(shù)字濾波器部分，介紹了兩種算法的FPGA實現(xiàn)，分別是傳統(tǒng)DA算法和優(yōu)化后的DA算法。在這一部分，本設(shè)計分為6個小節(jié)。首先是簡要介紹傳統(tǒng)DA算法，這里面會有一些詳細的公式推導過程以及查找表舉例，并接著介紹DA算法的三種實現(xiàn)結(jié)構(gòu)，分別是全并行結(jié)構(gòu)、全串行結(jié)構(gòu)和串并結(jié)合結(jié)構(gòu);隨后，就是介紹優(yōu)化之后的D

2、A算法，在這部分會簡要敘述經(jīng)優(yōu)化后的算法的工作過程;第3小節(jié)是主要使用Matlab軟件完成的，在設(shè)計濾波器過程中，一般情況需要使用正弦信號作為輸入信號原因有兩個，一是制作簡單，二是濾波前后對比易觀察。因此我設(shè)計的輸入信號為20Hz、100Hz、300Hz的混合信號，在這部分，需要對輸入信號進行一些處理才可以被Quartus調(diào)用，后續(xù)會詳細說明。隨后就是在Matlab里面設(shè)計濾波器的系數(shù)了，本文采用的是低通、漢寧窗，截止頻率為30Hz，采

3、樣頻率為48000Hz的濾波參數(shù)，在算法上為了滿足數(shù)字濾波器的要求，對系數(shù)放大512倍并取整，將此設(shè)計的濾波器系數(shù)導入Quartus以備調(diào)用。在設(shè)計每個模塊之前，我需要對設(shè)計的濾波器正確與否進行功能驗證，使用的是Matlab中另一個強大的工具Simulink。然后，根據(jù)兩種算法的特點設(shè)計不同的結(jié)構(gòu)圖，確定每種算法的模塊組成。在傳統(tǒng)算法部分，本文設(shè)計的模塊有4個，分別是FIR模塊、LUTES模塊、移位相加模塊和控制模塊;在優(yōu)化分布式算法部

4、分，本文設(shè)計的模塊一共有5個，分別是輸入延時模塊、預(yù)相加模塊、查找表模塊、移位相加輸出模塊和控制模塊，在本設(shè)計進行部分積累加時，采用舍取冗余位，主要是根據(jù)設(shè)計時已對系數(shù)進行了放大，而輸出時又要將結(jié)果相應(yīng)的縮小，所以在累加時，提前對部分積縮小，從而減少了運算量，從時間和資源上都得到了優(yōu)化。每個模塊都會經(jīng)過單獨編碼，單獨仿真的過程，編碼語言使用的是在FPGA領(lǐng)域應(yīng)用十分廣泛以及十分便利的Verilog語言。仿真軟件采用的是Quartus軟件

5、進行程序設(shè)計，功能測試使用的是Modelsim軟件，原因是Modelsim比Quartus在仿真過程中不加時序延遲，而且Quartus仿真有幾點缺點，首先是Quartus是根據(jù)所選的FPGA器件進行功能和時序的仿真，然后Quartus仿真的波形必須手動畫，最重要的一點就是仿真速度特別慢。仿真結(jié)束得到濾波結(jié)果后，比較兩種算法在速度與資源占用率上的差別，證明優(yōu)化算法的優(yōu)勢。
　　在多速率濾波器部分，主要分三節(jié)來敘述。第一小節(jié)是簡述CI

6、C濾波器的基本概念，為后面提到的算法以及仿真打下好的基礎(chǔ)。而后兩個小節(jié)就是本章的主要內(nèi)容，分別是基于FPGA的CIC抽取濾波器設(shè)計與實現(xiàn)和基于FPGA的CIC內(nèi)插濾波器設(shè)計與實現(xiàn)。CIC抽取濾波器采用的是非遞歸并行結(jié)構(gòu)，而CIC內(nèi)插濾波器采用的是二路并行結(jié)構(gòu)。這兩種算法可以使FPGA加法器和乘法器工作在較低的速度而實現(xiàn)高速濾波。在仿真部分與前一章相同，還是使用Quartus進行編程設(shè)計，在Modelsim環(huán)境做仿真與驗證。最后得到了兩種