8位高速CMOS DAC的研究和設(shè)計.pdf

1、RESEARCHANDDESIGNOF8BITHIGHSPEEDCMOSDACAThesisSubmittedtoSoutheastUniversityFortheProfessionalDegreeofMasterofEngineeringBYJIANGTengxiaoSupervisedbyProfessorLIWenyuanSeniorEngineer洲WeenlWel。YANInstituteofRF&OEICsSchoolof

2、InformationScienceandEngineeringSoutheastUniversityMarch2014摘要捅要無線通信技術(shù)是當(dāng)前發(fā)展最迅速、最具活力的技術(shù)領(lǐng)域之一，其數(shù)據(jù)傳輸速率已經(jīng)高達幾百Mbps。作為無線通信系統(tǒng)的關(guān)鍵接口部件，數(shù)模轉(zhuǎn)換器已經(jīng)成為制約高速數(shù)據(jù)通信的瓶頸，因此研究和設(shè)計GHz采樣頻率的高速DAC芯片具有十分重要的現(xiàn)實意義。論文對DAC各種現(xiàn)有結(jié)構(gòu)進行分析和比較，確定適合高速應(yīng)用的結(jié)構(gòu)。然后分析了電流源

3、的匹配誤差和有限輸出阻抗對DAC性能的影響，為電路設(shè)計提供理論指導(dǎo)和依據(jù)。在電路設(shè)計時，針對電流源和數(shù)字邏輯電路部分進行高頻性能優(yōu)化。電流源采用共源共柵結(jié)構(gòu)，提高了電流源在低頻和高頻下的輸出阻抗，電流源版圖設(shè)計時采用層次對稱開關(guān)順序以減小梯度誤差；開關(guān)電路中加入虛擬管以減小時鐘饋通效應(yīng)；各數(shù)字邏輯模塊都采用單相時鐘技術(shù)，可以避免兩相時鐘帶來的時序偏差和滿足系統(tǒng)高速率的要求。本文基于TSMC0181xrnCMOS工藝設(shè)計了兩個GHz采樣頻

4、率的高速電流舵DAC。8位DAC采用44分段溫度計譯碼結(jié)構(gòu)，完成了電路和版圖設(shè)計，版圖面積為875pm600tma。版圖后仿真結(jié)果表明，DAC的微分非線性DNL=012LSB，積分非線性INL=023LSB。當(dāng)時鐘采樣頻率2GHz，正弦輸入信號頻率為476MHz時，SFDR=5043dB。在18V電源供電下，電路總功耗為2663mW。4位DAC采用與8位DAC相同的電路結(jié)構(gòu)，已經(jīng)流片驗證，芯片面積為6759m5251am。測試結(jié)果表明，