OTP邏輯陣列電路設(shè)計技術(shù)研究.pdf

1、隨著微電子技術(shù)的快速發(fā)展，可編程邏輯陣列已經(jīng)經(jīng)歷幾次變革，從最初的PAL（Programmable Array Logic）到之后的PLA（Programmable Logic Array），再到現(xiàn)在使用最廣泛的CPLD（Complex Programmable Logic Device）和FPGA（Field Programmable Gate Array）。隨著大家對信息安全領(lǐng)域越來越重視，OTP(One Time Programm

2、able) FPGA的研究也慢慢受到各個領(lǐng)域的青睞。但是由于OTP FPGA直接研究的復(fù)雜性以及困難性，國內(nèi)很多研究者們從 OTP邏輯陣列電路開始著手，旨在一步步的向前推進，最終研發(fā)出高性能的OTP FPGA。
　　論文的目的是設(shè)計一款OTP邏輯陣列電路，旨在驗證自主研究的新型OTP編程位元應(yīng)用于實際電路的可行性。此次設(shè)計的電路主要包括編程位元結(jié)構(gòu)的設(shè)計、外圍可編程電路及仿真、回讀測試電路及仿真、邏輯實現(xiàn)功能電路、整體版圖設(shè)計以及

3、芯片實物功能測試驗證。通過對新型OTP編程位元擊穿原理的介紹，提出了本次論文使用的新型的OTP編程位元的結(jié)構(gòu)，并對其工作原理進行了詳細(xì)說明，在基于該編程位元的結(jié)構(gòu)上，提出了整個邏輯陣列的外圍工作電路的設(shè)計方案。其中電壓轉(zhuǎn)換電路實現(xiàn)了高壓信號被內(nèi)部電路的安全讀取。2級電荷泵電路將外部高壓信號平穩(wěn)安全的傳遞到編程位元端口，減少了因編程高壓的不穩(wěn)定導(dǎo)致編程位元編程性能的降低甚至失敗。多級譯碼方式配合邏輯陣列的排布降低了整個電路工作延遲時間。讀

4、測試電路利用脈寬展寬電路通過對地址脈沖的展寬，配合靈敏放大器，實現(xiàn)對編程位元數(shù)據(jù)的正確讀取，并配合兩級DICE（Dual Interlocked Storage Cell）鎖存器，將讀取數(shù)據(jù)安全可靠的送出供外部讀取。邏輯實現(xiàn)電路通過CLB（Configurable Logic Block）內(nèi)部與編程位元的相連，實現(xiàn)了編程數(shù)據(jù)的讀出，并根據(jù)外部需求實現(xiàn)相應(yīng)的組合或時序功能。整體版圖設(shè)計中，本文指出了一些特殊問題的注意事項，并對其提出了相應(yīng)