八路搶答器cpld課程設計

1、太原理工大學CPLD/FPGA 應用設計 課程設計設計名稱 八路搶答器專業(yè)班級 電子信息工程學 號姓 名指導教師 張 博太原理工大學現(xiàn)代科技學院 課程設計一、設計目的 一、設計目的1、加深對 VHDL 語言設計的理解；2、通過對搶答器的設計加深對 CPLD/FPGA 課程的理解；3、通過對搶答器的設計了解簡易集成電路的設計思路；二、設計要求 二、設計要求1、設計具有一個可容納 8 組參賽者的數(shù)字智力搶答器，每組設置一個搶答按鈕供搶答者使

2、用。2、電路具有第一信號的鑒別和鎖存功能。3、設置記分電路。4、設置犯規(guī)電路。三、設計方案 三、設計方案根據(jù)系統(tǒng)設計要求可知，系統(tǒng)的輸入信號有：各組的搶答按鈕 A、B、C、D、E、F、G、H,系統(tǒng)清零信號 CLR，系統(tǒng)時鐘信號 CLK，計分復位信號 RET，加分按鈕信號 ADD，計時預置控制信號 LDN，計時使能信號 EN，計時預置調(diào)整信號按鈕 AN、BN,系統(tǒng)的輸出信號有：4 個組搶答成功與否的指示燈控制信號輸出口 LEDA、LEDB

3、、LEDC、LEDD、LEDE、LEDF、LEDG、LEDH,4 個組搶答時的計時數(shù)碼管顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態(tài)顯示的控制信號若干。本次課程設計的主要目的旨在通過獨立完成一個 “搶答器” 的設計， 達到對 EDA 技術的熟練掌握，提升對《CPLD/FPGA 技術及應用》課程所學內(nèi)容的掌握和應用。以計算機為工具，設計者在 EDA 軟件平臺上，用硬件描述語言 VHDL 完成設計文件，然后由計算機自動地完

4、成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、 邏輯映射和編程下載等工作。 基于 VHDL 程序設計中擁有輸入設計流程 ,其包括設計輸入， 綜合，適配，仿真測試和編程下載等方法。與其他應用軟件相比，他提供了更強大、更直觀便捷和操作靈活的原理圖輸入設計功能，同時還配備了更豐富的適用于各種需要的元件庫，其中包括基本的邏輯元件，宏功能元件，以及類似于 IP 核的參數(shù)可設置的宏功能塊 LPM 庫。設計者不