組成原理課程設(shè)計(jì)報(bào)告-陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)

1、<p>　　課 程 設(shè) 計(jì) 報(bào) 告</p><p>　　課程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)</p><p>　　課程設(shè)計(jì)題目：陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　院（系）：計(jì)算機(jī)學(xué)院</p><p>　　專 業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)</p><p><b>　　班 級：</b

2、></p><p><b>　　學(xué) 號：</b></p><p><b>　　姓 名：</b></p><p><b>　　指導(dǎo)教師： </b></p><p>　　完成日期：2014年01月10日</p><p><b>　

3、　目 錄</b></p><p>　　第1章 總體設(shè)計(jì)方案2</p><p>　　1.1 設(shè)計(jì)原理2</p><p>　　1.2 設(shè)計(jì)思路2</p><p>　　1.3設(shè)計(jì)環(huán)境3</p><p>　　第2章 詳細(xì)設(shè)計(jì)方案5</p><p>　　2.1 總體方案的

4、設(shè)計(jì)與實(shí)現(xiàn)5</p><p>　　2.1.1創(chuàng)建頂層圖形設(shè)計(jì)文件5</p><p>　　2.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)6</p><p>　　2.2.1輸入加法器模塊的設(shè)計(jì)與實(shí)現(xiàn)6</p><p>　　2.3 陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)8</p><p>　　第3章 編程下載與硬件測試10</p>

5、;<p>　　3.1 編程下載10</p><p>　　3.2 硬件測試及結(jié)果分析10</p><p><b>　　參考文獻(xiàn)13</b></p><p><b>　　附 錄14</b></p><p>　　第1章 總體設(shè)計(jì)方案</p><p>

6、<b>　　1.1 設(shè)計(jì)原理</b></p><p>　　以COP2000實(shí)驗(yàn)儀、FPGA實(shí)驗(yàn)板為硬件平臺，采用Xilinx Foundation F3.1設(shè)計(jì)工具和COP2000仿真軟件，采用自上而下的設(shè)計(jì)方法，設(shè)計(jì)并實(shí)現(xiàn)陣列乘法器功能。陣列乘法器的設(shè)計(jì)原理如圖1.1所示，X1,X2,X3,X4, Y1,Y2,Y3,Y4為陣列乘法器的輸入端， S1~S8為陣列乘法器的輸出端。圖中的排列形式

7、和筆算乘法的位積排列形式相似。陣列的每一行由乘數(shù)Y的每一位數(shù)位控制，而各行錯(cuò)開形成的每一列由被乘數(shù)X的每一位數(shù)位控制。圖中方框內(nèi)的電路由一個(gè)與門和一個(gè)全加器組成。由于采用陣列結(jié)構(gòu)，雖然采用加法器數(shù)量較多，但內(nèi)部結(jié)構(gòu)規(guī)則，采用超大規(guī)模集成電路很容易實(shí)現(xiàn)，可大大提高運(yùn)算速度。</p><p>　　圖1.1 陣列乘法器原理圖</p><p><b>　　1.2 設(shè)計(jì)思路</b&g

8、t;</p><p>　　陣列乘法器是設(shè)計(jì)主要包含如下3個(gè)部分：</p><p>　　1、加法器的設(shè)計(jì)與實(shí)現(xiàn)；</p><p>　　2、陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)；</p><p>　　3、下載與硬件測試；</p><p>　　陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)采用自上而下的設(shè)計(jì)方法，在這3個(gè)部分中分別設(shè)計(jì)實(shí)現(xiàn)相應(yīng)功能的器件，在連接具

9、體電路時(shí)配合相應(yīng)脈沖和門電路以達(dá)到預(yù)期效果。乘法器采用硬件描述語言進(jìn)行電路設(shè)計(jì)并實(shí)現(xiàn)給定的功能，設(shè)計(jì)的原理圖經(jīng)編譯、調(diào)試后形成*.bit文件并下載到XCV200可編程邏輯芯片中，經(jīng)硬件測試驗(yàn)證設(shè)計(jì)的正確性。</p><p><b>　　設(shè)計(jì)環(huán)境</b></p><p><b>　　硬件環(huán)境：</b></p><p>　　1

10、、偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀：COP2000各單元部件都以計(jì)算機(jī)結(jié)構(gòu)模型布局，清晰明了，各寄存器、部件均有 8位數(shù)據(jù)指示燈顯示其二進(jìn)制值，兩個(gè) 8段碼 LED顯示其十六進(jìn)制值，清楚明了，兩個(gè)數(shù)據(jù)流方向指示燈，以直觀反映當(dāng)前數(shù)據(jù)值及該數(shù)據(jù)從何處輸出，而又是被何單元接收的。這是該產(chǎn)品獨(dú)創(chuàng)的“實(shí)時(shí)監(jiān)視器”,使得系統(tǒng)在實(shí)驗(yàn)時(shí)即使不借助 PC機(jī)，也可實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)流狀態(tài)及正確與否。各實(shí)驗(yàn)?zāi)K的數(shù)

11、據(jù)線、地址線與系統(tǒng)之間的掛接是通過三態(tài)門，而不是其它實(shí)驗(yàn)設(shè)備所采用的扁平連線方法，而數(shù)據(jù)線、地址線是否要與系統(tǒng)連通，則由用戶連線控制，這樣，就真實(shí)的再現(xiàn)了計(jì)算機(jī)工作步驟。</p><p>　　2、XCV200實(shí)驗(yàn)板：在COP2000 實(shí)驗(yàn)儀中的FPGA 實(shí)驗(yàn)板主要用于設(shè)計(jì)性實(shí)驗(yàn)和課程設(shè)計(jì)實(shí)驗(yàn)，它的核心器件是20 萬門XCV200 的FPGA 芯片。用FPGA 實(shí)驗(yàn)板可設(shè)計(jì)8 位16 位和32 位模型機(jī)。</

12、p><p><b>　　軟件環(huán)境：</b></p><p>　　1、Xilinx Foundation3.1設(shè)計(jì)軟件：Xilinx Foundation3.1是Xilinx公司的主要可編程器件開發(fā)工具，塔可以開發(fā)Xilinx公司的Spar tan,Virtex,CX4000,CX3000,CX5200系列的FPGA芯片。該平臺功能強(qiáng)大，主要用于百萬邏輯門級的設(shè)計(jì)和1Gb/

13、s的告訴通信內(nèi)核的設(shè)計(jì)。</p><p>　　2、 COP2000仿真軟件：COP2000系統(tǒng)的運(yùn)算器采用了代表現(xiàn)代科技的EDA技術(shù)設(shè)計(jì)，隨機(jī)出廠時(shí)，已提供一套已裝載的方案，能進(jìn)行加、減、與、或、帶進(jìn)位加、帶進(jìn)位減、取反、直通八種運(yùn)算方式。它通過實(shí)驗(yàn)儀的串行接口和PC 機(jī)的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試FPGA 實(shí)驗(yàn)等功能。</p><p>　　第2章 詳

14、細(xì)設(shè)計(jì)方案</p><p>　　2.1 總體方案的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　為了進(jìn)一步提高乘法運(yùn)算速度，可采用類似人工計(jì)算的方法，陣列的每一行送入乘數(shù)Y的每一數(shù)位，而各行錯(cuò)開形成的每一斜列則送入被乘數(shù)的每一數(shù)位。4×4陣列乘法器可以由16個(gè)輸入加法器構(gòu)成的；輸入加法器可以由一個(gè)與門和一位全加器構(gòu)成；一位全加器可以用一個(gè)兩輸入或門模塊和兩個(gè)半加器模塊構(gòu)成。一位全加器的整體設(shè)計(jì)

15、包含兩半加器構(gòu)成，半加器由異或門構(gòu)成。電路實(shí)現(xiàn)基于XCV200可編程邏輯芯片，在完成原理圖的功能設(shè)計(jì)后，把輸入/輸出信號安排到XCV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。</p><p>　　2.1.1創(chuàng)建頂層圖形設(shè)計(jì)文件</p><p>　　4×4陣列乘法器由四位被乘數(shù)輸入端(X4X3X2X1)、四位乘數(shù)輸入端(Y4Y3Y2Y1)和八位乘積輸出端(Z8Z7Z6Z5Z4Z3Z

16、2Z1)組成。利用Xilinx foundation f3.1模塊實(shí)現(xiàn)頂層圖形文件的設(shè)計(jì)，頂層圖形文件結(jié)構(gòu)如圖2.1.1所示。</p><p>　　圖2.1 陣列乘法器整體設(shè)計(jì)框圖</p><p>　　2.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　2.2.1輸入加法器模塊的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　4位輸入端加法器可以由一個(gè)與門和

17、一位全加器構(gòu)成，一位全加器可以由兩個(gè)與門，三個(gè)異或門及一一個(gè)或門構(gòu)成，四個(gè)輸入為XIN、YIN、PARTIN，CNIN，兩個(gè)輸出為PARTOUT、CNOUT。其設(shè)計(jì)過程如圖2.2.1所示。</p><p>　　圖2.2.1 4位輸入端加法器設(shè)計(jì)框圖</p><p>　　為了能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用此器件，需要為此器件創(chuàng)建一個(gè)元件圖形符號，可用Xilinx Foundat

18、ion3.1編譯器的Create Symbol模塊實(shí)現(xiàn)。此元件封裝如圖2.2.2所示。</p><p>　　圖2.2.2 4位輸入端加法器元件符號圖</p><p>　　4位輸入端加法器的具體功能如表2.2.3所示。</p><p>　　表2.2.3 4位輸入端加法器功能表</p><p>　　為了驗(yàn)證其功能的正確性，可用Xilinx I

19、SE編譯器的Simulator模塊實(shí)現(xiàn)對創(chuàng)建的乘法器元件進(jìn)行功能仿真。其仿真結(jié)果如圖2.2.4所示。</p><p>　　圖2.2.4 4位輸入端加法器仿真結(jié)果</p><p>　　2.3 陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　4×4陣列乘法器可以由16個(gè)的4輸入加法器構(gòu)成，其具體設(shè)計(jì)過程如圖2.3.1所示。</p><p&g

20、t;　　圖2.3.1 4×4陣列乘法器設(shè)計(jì)過程</p><p>　　陣列乘法器元件圖形符號如圖2.3.2所示。</p><p>　　圖2.3.2陣列乘法器元件圖形符號</p><p>　　圖2.3.3 4×4陣列乘法器封裝圖</p><p>　　為了驗(yàn)證其功能的正確性，可用Xilinx ISE編譯器的Simulator

21、模塊實(shí)現(xiàn)對創(chuàng)建的陣列</p><p>　　元件進(jìn)行功能仿真。其仿真結(jié)果如圖2.3.4所示。</p><p>　　圖2.7 陣列乘法器功能仿真波形結(jié)果</p><p>　　第3章 編程下載與硬件測試</p><p><b>　　3.1 編程下載</b></p><p>　　利用COP2000仿

22、真軟件的編程下載功能，將得到ADD11.bit文件下載到XCV200實(shí)驗(yàn)板的XCV200可編程邏輯芯片中。</p><p>　　3.2 硬件測試及結(jié)果分析</p><p>　　利用XCV200實(shí)驗(yàn)板進(jìn)行硬件功能測試。定點(diǎn)原碼一位除法器的輸入數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的輸入開關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的LED指示燈實(shí)現(xiàn)，其對應(yīng)關(guān)系如表3.1所示。</p><

23、p>　　表3.1 XCV200實(shí)驗(yàn)板信號對應(yīng)關(guān)系</p><p>　　硬件測試結(jié)果如圖3.1和表3.2所示。</p><p>　　圖3.1 硬件測試結(jié)果圖 </p><p>　　表3.2 硬件測試結(jié)果</p><p>　　對表3.2與表2.3和圖2.1的內(nèi)容進(jìn)行對比，可以看出硬件測試結(jié)果是正確的，說明電路設(shè)計(jì)完全正確。</p&g

24、t;<p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 李景華. 可編程程邏輯器件與EDA技術(shù)［M］.北京：東北大學(xué)出版社，2001</p><p>　　[2] 范延濱.微型計(jì)算機(jī)系統(tǒng)原理、接口與EDA設(shè)計(jì)技術(shù)[M].北京：北京郵電大學(xué)出版社，2006</p><p>　　[3] 王愛英.計(jì)算機(jī)組成與結(jié)構(gòu)(第4版)[

25、M].北京：清華大學(xué)出版社，2006</p><p>　　[4] 王冠.Verilog HDL與數(shù)字電路設(shè)計(jì)[M].北京：機(jī)械工業(yè)出版社，2005</p><p>　　[5] 江國強(qiáng).EAD技術(shù)習(xí)題與實(shí)驗(yàn)[M].北京：電子工業(yè)出版社，2005</p><p>　　[6] 杜建國.Verilog HDL硬件描述語言[M].北京：國防工業(yè)出版社，2004</p&g