fpga課程設(shè)計(jì)課程設(shè)計(jì)報(bào)告

1、<p>　　《CPLD/FPGA課程設(shè)計(jì)》</p><p><b>　　課程設(shè)計(jì)報(bào)告</b></p><p>　　系 別： 信息科學(xué)與技術(shù)系 </p><p>　　專業(yè)班級(jí)： 通信工程08XX班 </p><p>　　學(xué)生姓名： XXXX </

2、p><p>　　指導(dǎo)教師： </p><p>　　（課程設(shè)計(jì)時(shí)間：2011年9月5日——2011年9月16日）</p><p><b>　　目 錄</b></p><p>　　1 課程設(shè)計(jì)目的3</p><p>　　2課程設(shè)計(jì)題目描述和要求3</

3、p><p>　　3課程設(shè)計(jì)報(bào)告內(nèi)容4</p><p>　　3.1 硬件設(shè)計(jì)4</p><p>　　3.1.1 EP1C6Q240C8管腳結(jié)構(gòu)圖4</p><p>　　3.1.2 液晶屏的硬件連接電路設(shè)計(jì)4</p><p>　　3.1.3 外圍電路的設(shè)計(jì)5</p><p>　　3.2 軟件設(shè)

4、計(jì)6</p><p>　　3.2.1 功能需求分析6</p><p>　　3.2.2 模塊劃分6</p><p>　　3.2.4 模塊之間連接組成系統(tǒng)11</p><p>　　3.2.5 管教綁定11</p><p>　　3.2.6 下載11</p><p><b>　　4

5、總結(jié)12</b></p><p><b>　　參考文獻(xiàn)12</b></p><p><b>　　1 課程設(shè)計(jì)目的</b></p><p>　　本課程屬專業(yè)課程設(shè)計(jì)。</p><p>　　EDA課程設(shè)計(jì)是繼“數(shù)字電路技術(shù)基礎(chǔ)”課之后開(kāi)出的實(shí)踐教學(xué)環(huán)節(jié)。其目的是訓(xùn)練學(xué)生綜合運(yùn)用學(xué)過(guò)的數(shù)字

6、電路的基本知識(shí)，獨(dú)立設(shè)計(jì)比較復(fù)雜的數(shù)字電路的能力。設(shè)計(jì)建立在硬件和軟件兩個(gè)平臺(tái)的基礎(chǔ)上。</p><p>　　硬件平臺(tái)是FPGA綜合實(shí)驗(yàn)箱，根據(jù)不同題目設(shè)計(jì)的數(shù)字電路下載到一片可編程邏輯器件上，實(shí)驗(yàn)結(jié)果可在實(shí)驗(yàn)儀上實(shí)現(xiàn)。</p><p>　　軟件平臺(tái)是ALTERA公司的QUARTUSII。</p><p>　　通過(guò)課程設(shè)計(jì)，學(xué)生要掌握使用EDA工具設(shè)計(jì)數(shù)字電路的方法

7、，包括圖形設(shè)計(jì)輸入、編譯、軟件仿真、下載和硬件仿真等全過(guò)程。</p><p>　　2課程設(shè)計(jì)題目描述和要求</p><p><b>　　設(shè)計(jì)題目：</b></p><p>　　綜合數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)；</p><p><b>　　設(shè)計(jì)內(nèi)容：</b></p><p>　　用AL

8、TERA公司的QUARTUSII軟件和FPGA綜合實(shí)驗(yàn)平臺(tái)設(shè)計(jì)一個(gè)數(shù)字時(shí)鐘，能進(jìn)行正常的時(shí)，分，秒計(jì)時(shí)功能，用1塊液晶屏顯示24小時(shí)，60分，60秒；能利用按鍵實(shí)現(xiàn)“校時(shí)”“校分”“鬧鐘”功能。</p><p><b>　　3課程設(shè)計(jì)報(bào)告內(nèi)容</b></p><p><b>　　3.1 硬件設(shè)計(jì)</b></p><p>　

9、　3.1.1 EP1C6Q240C8管腳結(jié)構(gòu)圖</p><p>　　3.1.2 液晶屏的硬件連接電路設(shè)計(jì)</p><p>　　3.1.3 外圍電路的設(shè)計(jì)</p><p><b>　　3.2 軟件設(shè)計(jì)</b></p><p>　　3.2.1 功能需求分析</p><p>　　設(shè)計(jì)一個(gè)數(shù)字時(shí)鐘，能進(jìn)行

10、正常的時(shí)，分，秒計(jì)時(shí)功能，用1塊液晶屏顯示24小時(shí)，60分，60秒。</p><p>　　3.2.2 模塊劃分</p><p>　　模塊分為分頻器模塊，小時(shí)、分鐘計(jì)數(shù)器模塊、LCD顯示驅(qū)動(dòng)模塊三大部分。每個(gè)模塊單獨(dú)編程并封裝，最后在頂層原理圖中連接。</p><p>　　3.2.3 分模塊單獨(dú)編程并功能仿真通過(guò)</p><p>　　1MHz分

11、頻器模塊（PIN1MHZ.vhd），將50MHz分頻為1MHz。</p><p>　　1Hz分頻器模塊（CNT.vhd），將1MHz分頻為1Hz。</p><p>　　60進(jìn)制計(jì)數(shù)器模塊（clock60.vhd），輸出0~59的BCD碼和進(jìn)位信號(hào)。</p><p>　　24進(jìn)制計(jì)數(shù)器模塊（hourtimer.vhd），輸出0~24的BCD碼和進(jìn)位信號(hào)。</p&

12、gt;<p>　　LCD驅(qū)動(dòng)模塊（clock_lcd_disp.vhd），輸出LCD驅(qū)動(dòng)信號(hào)。</p><p>　　LCD驅(qū)動(dòng)模塊的狀態(tài)圖生成。</p><p>　　3.2.4 模塊之間連接組成系統(tǒng)</p><p>　　3.2.5 管教綁定</p><p><b>　　3.2.6 下載</b></p&

13、gt;<p>　　下載分為AS方式和JTAG方式，這里使用AS下載方式，可以永久保留程序。使用的下載線一頭為并口，與計(jì)算機(jī)連接，另一頭為10針接口，與FPGA系統(tǒng)板上的AS接口連接。之后可在EDA軟件中完成下載。</p><p><b>　　4總結(jié)</b></p><p>　　通過(guò)這次課程設(shè)計(jì)，我對(duì)FPGA的整個(gè)開(kāi)發(fā)過(guò)程有了更加深入的了解，并有了實(shí)際動(dòng)手

14、操作的經(jīng)驗(yàn)，讓我更好的掌握了相關(guān)知識(shí)。通過(guò)FPGA器件，我們可以方便、快速開(kāi)發(fā)出很多復(fù)雜的數(shù)字電路以供實(shí)際需要，通過(guò)編寫代碼省去了許多硬件連接，增強(qiáng)了系統(tǒng)的可靠性。在設(shè)計(jì)過(guò)程中，我們經(jīng)常需要修改、完善系統(tǒng)的功能，這也只是改變代碼并下載到芯片中就行了，省去了很多時(shí)間。本次課程設(shè)計(jì)是3人一組完成，這也鍛煉了我與人合作的能力，這是十分有必要的，因?yàn)榻窈笤诠ぷ髦斜仨氁c人合作才能完成項(xiàng)目。由于EDA理論課程是在上一個(gè)學(xué)期學(xué)習(xí)的，經(jīng)過(guò)一個(gè)暑假，很

15、多知識(shí)點(diǎn)都有遺忘，這給我們完成課程設(shè)計(jì)帶來(lái)了一定困難，好在老師對(duì)我們精心指導(dǎo)，學(xué)校也提供實(shí)驗(yàn)室給我們實(shí)驗(yàn)，在與多名同學(xué)討論之后，我們終于克服困難，完成了課程設(shè)計(jì)。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 陳曦.通信與電子系統(tǒng)實(shí)驗(yàn)指導(dǎo)書.第二版.武漢：華中科技大學(xué)武昌分校，2010</p><p>　　[2] 潘

16、松,黃繼業(yè). EDA技術(shù)實(shí)用教程.第三版.北京: 科學(xué)出版社,2010</p><p>　　[3] 羅朝霞、高書莉,CPLD/FPGA設(shè)計(jì)及應(yīng)用,人民郵電出版社,2007</p><p><b>　　課程設(shè)計(jì)成績(jī):</b></p><p>　　注:教師按學(xué)生實(shí)際成績(jī)（平時(shí)成績(jī)和業(yè)務(wù)考核成績(jī)）登記并錄入教務(wù)MIS系統(tǒng)，由系統(tǒng)自動(dòng)轉(zhuǎn)化為“優(yōu)秀（90