FPU中浮點加法器的設計及其內(nèi)建自測試的研究.pdf

1、隨著集成電路設計和制造技術的不斷進步，芯片的集成度和復雜度也以驚人的速度發(fā)展。芯片測試遇到了前所未有的挑戰(zhàn)，測試費用越來越高，出現(xiàn)了設計、生產(chǎn)費用與測試費用倒掛的局面。尤其是超深亞微米(VDSM)工藝的使用，生產(chǎn)過程中出現(xiàn)的故障也越來越多樣、難測。在這種情況下，可測性設計(Design-For-Testability)技術成為解決芯片生產(chǎn)測試問題的主要手段之一，日益引起人們的重視。
　　本文首先進行浮點加法器的優(yōu)化設計。浮點加法器

2、的指數(shù)比較大小，尾數(shù)移位相加，規(guī)格化，舍入操作獨立，復雜而又費時，時延很大。為此在指數(shù)加法器和尾數(shù)加法器中采用超前進位加法器設計，利用預先編碼器進行規(guī)格化處理，對舍入模式進行簡化設計，通過上述優(yōu)化技術加快浮點加法器運算速度。然后編寫了浮點加法器及其測試激勵的C代碼，用以驗證本文所設計的浮點加法器功能的正確性。
　　通過對可測性設計的幾種常用方法研究與比較，針對浮點加法器的結(jié)構(gòu)特點，實現(xiàn)了邊界掃描與內(nèi)建自測試相結(jié)合的可測性設計技術。

3、傳統(tǒng)內(nèi)建自測試結(jié)構(gòu)中的線性反饋移位寄存器(LFSR)會產(chǎn)生一些冗余測試圖形，這些測試圖形對于故障覆蓋率沒有貢獻，通常電路中還存在一些偽隨機測試圖形難測故障，所以僅用LFSR產(chǎn)生測試圖形時覆蓋率不高。為了增加故障覆蓋率，本論文在內(nèi)建自測試結(jié)構(gòu)中加入了位固定序列產(chǎn)生器(Bit-fixing-Sequence-Generator)結(jié)構(gòu)。首先針對難測故障，利用故障激活條件，蘊含條件，線確認條件，生成浮點加法器基本組成部件全加器的完全測試集，對全

4、加器測試圖形進行排序獲得浮點加法器的難測故障測試圖形。然后對難測故障的測試圖形進行位相關性分組，每一組中測試圖形在滿足一定條件的同時位相關性很大。最后利用位固定序列產(chǎn)生器產(chǎn)生一系列的控制為0，控制為1的信號，通過改變 LFSR生成的未檢測到故障的測試圖形與難測故障的測試圖形來匹配，以此增加故障覆蓋率。
　　同時加入邊界掃描，用來對浮點加法器的輸入輸出引腳進行測試，利用邊界掃描測試結(jié)構(gòu)中的TAP控制器來進行內(nèi)建自測試測試邏輯的控制，