數字信號處理系統(tǒng)芯片的可測試性設計技術研究.pdf

1、設計、制備和測試是集成電路產業(yè)中不可分割的三個主要環(huán)節(jié)。隨著技術的不斷進步和深亞微米工藝的出現，集成電路的特征尺寸不斷縮小，規(guī)模和工作頻率不斷提高，設計復雜性也不斷增加。這些都對測試提出了更高的要求。為了在測試中提高對芯片內部電路的可控制性和可觀測性，需要在電路測試時額外加入一些專門用于測試的電路，以提高電路的可測性。由此產生了集成電路可測試性設計技術(DFT)，近幾年來，這一領域的研究越來越受到重視。 本文首先對當今集成電路可

2、測試性設計的發(fā)展及所面臨的問題進行了詳細的討論，然后通過研究故障模型和各種可測試性設計方法，討論了可測試性設計的原則和標準。通過對TigerX SOC芯片的可測試性設計研究，完成了SOC芯片的可測試性設計流程，并達到可測試性設計的要求。 論文中討論了多種可測試性設計技術，并將這些技術應用于TierX SOC數字信號處理芯片的可測試性設計工作中。本文的一個研究重點是如何利用存儲器內建自測試和掃描鏈技術實現SOC可測試性設計中的測試

3、源和測試收集結構；另一個重點是如何采用邊界掃描技術實現系統(tǒng)芯片可測試性中的測試訪問機制(TAM)和測試包封結構。 本文對純數字邏輯采用插入掃描鏈的設計技術，并通過修改電路或插入測試點的方法提高故障覆蓋率。本文還研究了數字邏輯和存儲器混合的IP核的可測性設計。對存儲器測試采用最常用最有效的存儲器內建自測試的方法，為了在自動測試向量生成(ATPG)過程中減少由于存儲器而產生的陰影邏輯對故障覆蓋率的影響，采用了黑盒方法、插入測試邏輯和