低功耗高速片上緩沖存儲器(Cache)設(shè)計.pdf

1、本文的主要工作是設(shè)計應(yīng)用于32位嵌入式微處理器的低功耗高速數(shù)據(jù)和指令片上緩沖存儲器(Cache)。本文分析了集成電路的飛速發(fā)展對低功耗處理器的要求和片上高速緩存器在SOC系統(tǒng)中的重要作用及其占的大額功耗比例的現(xiàn)狀,提出低功耗高速Cache設(shè)計的必要性和可行性。最后根據(jù)兩塊Cache的不同功能要求,設(shè)計了低功耗與高速的數(shù)據(jù)和指令Cache。
　　 本文從Cache的總體結(jié)構(gòu)著手,針對指令Cache對數(shù)據(jù)延遲的容忍性強(qiáng)于數(shù)據(jù)Cach

2、e的特點,提出了兩相Tag比較結(jié)構(gòu),降低了指令Cache的功耗,提高了工作速度。同時采用動態(tài)電壓控制優(yōu)化了SRAM單元的存儲性能,提高了數(shù)據(jù)的穩(wěn)定性和可寫性。
　　 具體的電路設(shè)計包含數(shù)字部分和全定制部分。數(shù)字外圍電路的主要作用是提高命中率和降低失效懲罰,本文采用了綜合型LFU替換算法提高命中率,另外采用FB優(yōu)先預(yù)取技術(shù)和兩級寫緩存技術(shù)減小了失效時讀寫數(shù)據(jù)的等待時間。最后用處理器行為模型對Cache行為級模型進(jìn)行了FPGA仿真驗

3、證。
　　 Cache全定制設(shè)計的主要目標(biāo)是降低命中時的功耗和訪存時間,提高數(shù)據(jù)的穩(wěn)定性。本文在現(xiàn)有的Cache低功耗設(shè)計方法基礎(chǔ)上結(jié)合最新的SRAM電路低功耗設(shè)計技術(shù),從讀操作和寫操作兩個方向分別采用間歇式預(yù)充電技術(shù)和電荷循環(huán)技術(shù)降低讀寫功耗。對SRAM的讀操作提出了間歇式的預(yù)充電方案,經(jīng)過驗證,在連續(xù)讀操作時可以大幅降低SRAM的讀功耗。同時成功將電荷循環(huán)寫策略應(yīng)用于本文的Cache中,實現(xiàn)了低功耗的Cache寫操作。另外采

4、用電壓分列控制、浮動電壓寫、電壓反偏等電壓控制技術(shù)實現(xiàn)了低功耗和高穩(wěn)定性的Cache讀寫操作。
　　 針對高速電路設(shè)計,作者對Cache的一些關(guān)鍵電路如譯碼驅(qū)動電路、自定時電路等結(jié)構(gòu)進(jìn)行了改進(jìn)設(shè)計,并且采用了適合本文應(yīng)用的靈敏放大器,減小了Cache的關(guān)鍵路徑,進(jìn)一步提高Cache的工作頻率。
　　 最后,在SMIC0.18μm aMOS工藝下,對本文設(shè)計的32位RISC微處理器的8KB四路組相聯(lián)的指令Cache模塊和數(shù)