650V功率VDMOS結(jié)終端擴(kuò)展優(yōu)化設(shè)計(jì).pdf

1、高壓VDMOS器件需要借助終端結(jié)構(gòu)來(lái)緩解結(jié)彎曲引起的曲率效應(yīng)。在VDMOS器件設(shè)計(jì)中，高擊穿電壓、短終端長(zhǎng)度、低漏電流和低表面電場(chǎng)峰值等性能參數(shù)的終端結(jié)構(gòu)對(duì)芯片的穩(wěn)定性和可靠性至關(guān)重要。聯(lián)合傳統(tǒng)的場(chǎng)板、場(chǎng)限環(huán)、結(jié)終端擴(kuò)展(JTE)等終端技術(shù)形成的復(fù)合終端結(jié)構(gòu)在學(xué)術(shù)界獲得廣泛研究。本文對(duì)650V VDMOS器件的多場(chǎng)限環(huán)(MFLR)、復(fù)合場(chǎng)板多場(chǎng)限環(huán)(FP-MFLR)、單區(qū)JTE和復(fù)合場(chǎng)板JTE(FP-JTE)四種終端結(jié)構(gòu)進(jìn)行優(yōu)化設(shè)計(jì)。<

2、br>　　本研究主要內(nèi)容包括：⑴通過(guò)分析PN結(jié)耐壓機(jī)理，采用碰撞電離率Lackner模型對(duì)650V VDMOS元胞結(jié)構(gòu)進(jìn)行仿真設(shè)計(jì)。并對(duì)其靜態(tài)參數(shù)進(jìn)行測(cè)試，擊穿電壓達(dá)到773.3V，導(dǎo)通電阻為6.73Ω，閾值電壓為2.66V，滿足了設(shè)計(jì)要求。此結(jié)構(gòu)為穿通型設(shè)計(jì)，最大電場(chǎng)為2.55×105 V/cm。⑵在確定元胞結(jié)構(gòu)外延參數(shù)的基礎(chǔ)上，不改變工藝條件對(duì)單場(chǎng)限環(huán)、多場(chǎng)限環(huán)、金屬與多晶硅復(fù)合場(chǎng)板及單區(qū)JTE結(jié)構(gòu)進(jìn)行優(yōu)化。研究發(fā)現(xiàn)，主結(jié)與場(chǎng)限環(huán)同

3、時(shí)擊穿時(shí)，擊穿點(diǎn)并不在同一水平線上，而是由內(nèi)向外逐漸靠近硅表面;最外環(huán)為非穿通型擊穿，其余各環(huán)為穿通型擊穿，各環(huán)結(jié)表面電場(chǎng)峰值從主結(jié)處由內(nèi)向外逐漸增大，主結(jié)處表面電場(chǎng)峰值略低于場(chǎng)限環(huán)處;金屬場(chǎng)板完全籠蓋住多晶硅，適當(dāng)?shù)亩嗑Ч韬徒饘賵?chǎng)板長(zhǎng)度使表面電場(chǎng)呈現(xiàn)三個(gè)峰值，多晶硅場(chǎng)板拉低主結(jié)與金屬場(chǎng)板兩處的表面電場(chǎng)峰值;密封保護(hù)環(huán)或者溝道截止環(huán)放置在耗盡層邊界外以避免對(duì)終端結(jié)構(gòu)的耐壓造成影響。⑶設(shè)計(jì)的6FLRs終端結(jié)構(gòu)耐壓達(dá)到679V，在183.8

4、μm的終端長(zhǎng)度下，將表面電場(chǎng)峰值降低至2.34×105V/cm;將FP-MFLR結(jié)構(gòu)的終端長(zhǎng)度縮小至171.8μm，其耐壓達(dá)到700.0V，表面電場(chǎng)低至2.11×105V/cm;單區(qū)JTE結(jié)構(gòu)的耐壓為713.4V，終端長(zhǎng)度進(jìn)一步縮小至141.8μm，表面電場(chǎng)峰值在四種結(jié)構(gòu)中最小，值為1.9×105V/cm; FP-JTE結(jié)構(gòu)的擊穿電壓達(dá)到最大，值為757.7V，耐壓效率98％，幾乎接近元胞區(qū)結(jié)構(gòu)的擊穿電壓，具有最小的終端長(zhǎng)度139.2μ