基于PCIe的8通道高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、在變壓器等電壓較高的電氣設(shè)備的絕緣層中會(huì)發(fā)生局部放電現(xiàn)象，局部放電會(huì)導(dǎo)致導(dǎo)體間的絕緣層局部發(fā)生短接，對(duì)絕緣層的絕緣性能產(chǎn)生影響。輕微的局部放電對(duì)絕緣層的絕緣性能影響較小，不會(huì)造成絕緣強(qiáng)度的明顯下降，但對(duì)于強(qiáng)烈的局部放電，絕緣層的絕緣強(qiáng)度很快下降，這會(huì)影響設(shè)備的安全運(yùn)行。
　　局部放電是影響變壓器穩(wěn)定性的重要因素，本文基于變壓器局部放電信號(hào)檢測(cè)的需要，設(shè)計(jì)了一種高速數(shù)據(jù)采集系統(tǒng)，實(shí)現(xiàn)局部放電信號(hào)的AD采樣變換和實(shí)時(shí)傳輸，使上位機(jī)能夠

2、實(shí)時(shí)接收這些采樣數(shù)據(jù)。
　　本系統(tǒng)分為采樣模塊和PCIe接口模塊兩部分，采用XC7K325T FPGA作為系統(tǒng)的控制和處理核心。采樣模塊將輸入的模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換后發(fā)送給FPGA，在FPGA內(nèi)部進(jìn)行串并轉(zhuǎn)換后由FIFO緩存；PCIe接口模塊負(fù)責(zé)將FIFO中的數(shù)據(jù)組包，并在PCIe用戶邏輯的控制下經(jīng)4-lane PCIe接口傳輸給上位機(jī)。
　　論文重點(diǎn)設(shè)計(jì)了ADC配置邏輯、串行LVDS接口邏輯和PCIe接口邏輯。ADC配置邏

3、輯實(shí)現(xiàn)ADC工作模式的配置；串行 LVDS接口邏輯包括位時(shí)鐘對(duì)齊邏輯、框架同步時(shí)鐘匹配邏輯和串并轉(zhuǎn)換邏輯三部分，實(shí)現(xiàn)串行 LVDS信號(hào)在FPGA內(nèi)部的正確接收和串并轉(zhuǎn)換；PCIe接口邏輯包括寄存器控制邏輯、發(fā)送引擎和接收引擎，實(shí)現(xiàn)上位機(jī)控制命令的下傳和采樣數(shù)據(jù)的上傳。
　　通過(guò)仿真和調(diào)試，采樣模塊的8個(gè)通道能以100MSPS采樣速率對(duì)信號(hào)進(jìn)行采樣，F(xiàn)PGA能正確接收到采樣數(shù)據(jù)，4-lane PCIe接口傳輸速率為1500M/S，能