基于壓控振蕩器的10位ADC設(shè)計.pdf

1、lIllItIllllUllIIIIllllY3296566⑧西妥鄂霄大擎碩士研究生學(xué)位論文基于壓控振蕩器的1O位ADC設(shè)計作者：王杰指導(dǎo)教師：佟星元副教授學(xué)科(專業(yè))：集成電路系統(tǒng)設(shè)計提交論文日期：二。一七年六月摘要摘要作為腦機(jī)接口的重要組成部分，植入式／穿戴式生物醫(yī)療電子器件承擔(dān)著對生物電信號的采集、處理以及傳輸?shù)热蝿?wù)，而模／數(shù)轉(zhuǎn)換器(ADC：Analog—to—DigitalConvene0則是采集系統(tǒng)的核心模塊?？紤]植入式／穿戴

2、式的特殊應(yīng)用場合，生物醫(yī)療電子器件對內(nèi)部ADC的功耗和面積都有一定的要求。此外，伴隨著工藝尺寸的減小，電源電壓逐漸下降，傳統(tǒng)結(jié)構(gòu)的ADC在電壓域進(jìn)行量化的工作方式面臨著日益嚴(yán)峻的挑戰(zhàn)。針對以上背景，本論文設(shè)計了一種基于壓控振蕩器(VCO：VoltageControlledOscillator)的10。bitADC，主要設(shè)計方案和創(chuàng)新之處包括：1本文基于模擬時間一數(shù)字(ATD：Analog—time—digital)的方式完成模／數(shù)轉(zhuǎn)換器

3、的設(shè)計。通過電壓域信號和時間域信號的轉(zhuǎn)換，使量化過程完全在時間域內(nèi)完成，不僅消除了低電源電壓對電壓量化帶來的挑戰(zhàn)，而且顯著減少了整個轉(zhuǎn)換器中模擬電路模塊的數(shù)量和規(guī)模，能夠有效減小芯片的面積；2本文采用兩個完全相同的單端輸入VCO型ADC構(gòu)成全差分結(jié)構(gòu)，相比單端輸入的ADC結(jié)構(gòu)，全差分結(jié)構(gòu)具有良好的抑制共模干擾和改善非線性的能力，能夠優(yōu)化整個ADC的信噪比；3為了減小芯片面積，本文采用反相器作為延遲單元來構(gòu)成三級環(huán)形VCO，并利用反相器結(jié)

4、構(gòu)的延遲負(fù)反饋來產(chǎn)生振蕩波形。本文中的VCO電路結(jié)構(gòu)簡單、便于調(diào)節(jié)，在不改變電路整體結(jié)構(gòu)的前提下，通過對延遲級數(shù)的調(diào)節(jié)即可實(shí)現(xiàn)振蕩周期的改變；4在數(shù)字電路部分，本文采取lObit全減電路將兩個單端ADC的數(shù)字輸出轉(zhuǎn)換成單端輸出。為了克服傳統(tǒng)減法電路結(jié)構(gòu)復(fù)雜、面積大、功耗高等缺點(diǎn)，本設(shè)計提出了～種新型的基于多米諾連接結(jié)構(gòu)的二進(jìn)制減法器，能夠顯著減少M(fèi)OS管的使用數(shù)量，進(jìn)而減小芯片電路的功耗和面積。整個VCO型ADC采用018m標(biāo)準(zhǔn)CMOS

5、工藝設(shè)計實(shí)現(xiàn)，分別利用Cadence和Matlab對ADC電路進(jìn)行設(shè)計和仿真。在1一V電源電壓下，當(dāng)采樣速率為25KS／s時，ADC的有效位數(shù)(ENOB)是917bit，信噪失真比(SNDR)是57dB。包括輸出驅(qū)動電路在內(nèi)，整個ADC的功耗是2019gW，品質(zhì)因數(shù)(FoM)是039pJ／conversion—step。本文設(shè)計的10—bitADC有源面積為270gmxl00岬，具有顯著的面積優(yōu)勢，非常適合植入式生物醫(yī)療電子的應(yīng)用。關(guān)鍵