數(shù)字邏輯電路第七章

1、7.1PLD 概述7.1.1PLD 的電路結(jié)構(gòu)及分類7.1.2PLD 的編程工藝及描述的邏輯規(guī)則和符號(hào)7.1.3PLD 的設(shè)計(jì)過(guò)程及主要優(yōu)點(diǎn)7.2只讀存儲(chǔ)器7.2.1ROM 的內(nèi)部結(jié)構(gòu)7.2.2用ROM 實(shí)現(xiàn)組合邏輯設(shè)計(jì)7.2.3常用的LSI ROM器件7.3可編程邏輯陣列7.4可編程陣列邏輯7.4.1組合PAL器件7.4.2時(shí)序PAL器件,第七章 可編程邏輯器件 PLD,7.1

2、0; PLD (Programmable Logic Device)概述,專用集成電路ASIC：采用LSI和VLSI工藝制造的數(shù)字邏輯器件。PLD：是ASIC的一個(gè)重要分支。,PLD器件的發(fā)展歷史：最早出現(xiàn)的：可編程只讀存儲(chǔ)器PROM、紫外線可擦除只讀存儲(chǔ)器EPROM、電可擦除只讀存儲(chǔ)器EEPROM?？梢酝瓿珊?jiǎn)單的邏輯功能，用于小型的邏輯實(shí)現(xiàn)。,7.1  PLD (Programmable Logic De

3、vice)概述,PLD器件的發(fā)展歷史：,隨后出現(xiàn)的一般被稱為PLD的可編程器件可以通過(guò)編程比較靈活地完成各種數(shù)字邏輯功能：可編程陣列邏輯PAL通用陣列邏輯GAL結(jié)構(gòu)仍簡(jiǎn)單，用于實(shí)現(xiàn)規(guī)模較小的邏輯，具有價(jià)格、速度等方面的優(yōu)勢(shì)。,基于PAL結(jié)構(gòu)擴(kuò)展的復(fù)雜可編程陣列邏輯器件CPAL 、類似標(biāo)準(zhǔn)門(mén)陣列的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA。結(jié)構(gòu)復(fù)雜，用于實(shí)現(xiàn)較大規(guī)模的邏輯電路。,7.1  PLD (Programmable Logi

4、c Device)概述,7.1.1 PLD的電路結(jié)構(gòu)及分類,PLD 的電路結(jié)構(gòu),7.1  PLD (Programmable Logic Device)概述,PLD 的電路結(jié)構(gòu),7.1  PLD (Programmable Logic Device)概述,PLD 的電路結(jié)構(gòu),7.1.2 PLD 的編程工藝及描述的邏輯規(guī)則和符號(hào),一、PLD 的編程工藝 1.掩膜可編程PLD：mask PLD

5、 2.現(xiàn)場(chǎng)可編程PLD：PPLD (可編程PLD) EPPLD (可擦除可編程PLD)　　　　　　　 EEPPLD (電可擦除可編程PLD) …,二、PLD 的描述規(guī)則和符號(hào) ⑴ 輸入緩沖器,⑵ PLD 編程點(diǎn)的連結(jié)方法,⑶ 與門(mén)的表示,二、

6、PLD 的描述規(guī)則和符號(hào),⑸ 與門(mén)的缺省狀態(tài),當(dāng)一個(gè)輸入緩沖器的互補(bǔ)輸出同時(shí)接到某一個(gè)單獨(dú)乘積項(xiàng)時(shí)，該乘積項(xiàng)的輸出總為０。如圖中Ｄ：D = A?A ? B ? B = 0 這種狀態(tài)稱為與門(mén)的缺省狀態(tài)?？捎贸朔e項(xiàng)Ｅ的速記符號(hào)表示。,,,輸出F與任何輸入項(xiàng)無(wú)相連，總是“浮動(dòng)”到邏輯“1”（恒1輸出），導(dǎo)致與門(mén)關(guān)閉。,二、PLD 的描述規(guī)則和符號(hào),7.1.3 PLD 的設(shè)計(jì)過(guò)程及主要優(yōu)點(diǎn),一、 PLD的設(shè)計(jì)過(guò)程,?

7、所需設(shè)備：兩大類 1. 可編程邏輯開(kāi)發(fā)軟件 ABLE、VerilogHDL、 VHDL … … 2. 編程器 ? 設(shè)計(jì)過(guò)程分三個(gè)階段： 1. 設(shè)計(jì)輸入：將邏輯問(wèn)題用PLD語(yǔ)言描述出來(lái)，如VHDL 2. 設(shè)計(jì)實(shí)現(xiàn)：PLD軟件進(jìn)行編譯成編程文件，由編程器寫(xiě)入芯片 3. 設(shè)計(jì)驗(yàn)證：一是模擬功能，檢查各臨界定時(shí)路徑；

8、 二是在電路板上測(cè)試。,7.2 只讀存儲(chǔ)器 Read Only Memory,只讀存儲(chǔ)器按內(nèi)部結(jié)構(gòu)可分為：,固定只讀存儲(chǔ)器　　　　　　ROM可編程只讀存儲(chǔ)器　　　　　PROM可擦除可編程只讀存儲(chǔ)器　　EPROM電可擦除可編程只讀存儲(chǔ)器 EEPROM特點(diǎn)：與陣列——固定 或陣列——可編程,7.2.1 ROM 的內(nèi)部結(jié)構(gòu),D = m0 +

9、 m1 + m2 + m3,與陣列：固定,,或陣列：可編程,,D,,,,,舉例：實(shí)現(xiàn)邏輯函數(shù),D,與陣列：固定,,或陣列：可編程,,輸入變量,輸出函數(shù),用 TTL 電路構(gòu)成的 8 ×2 ROM的邏輯圖,ROM存儲(chǔ)器,1. 用ROM實(shí)現(xiàn)4 × 4乘法器,乘積的取值參見(jiàn)書(shū)P296表7.1。,2. 用ROM(EPROM)實(shí)現(xiàn)字符發(fā)生器字符逐行讀出并掃描之。參見(jiàn)書(shū)P297圖7.13。,32K ×8 EPROM組

10、成框圖,（512 ×64 存儲(chǔ)陣列）×8 位 = 512 ×512,數(shù)據(jù)總線,,D7,,D6,,D2,,D1,,D0,,7.2.2 用ROM實(shí)現(xiàn)組合邏輯設(shè)計(jì)例1 將 4 位二進(jìn)制數(shù)轉(zhuǎn)換為 Gray 碼。,例1 將 4 位二進(jìn)制數(shù)轉(zhuǎn)換為 Gray 碼。,PLA！,若與陣列也可編程，則：,7.3 可編程邏輯陣列 (PLA) Programmable Logic Array

11、,特點(diǎn)：與、或陣列都可編程,1. 針對(duì)邏輯函數(shù)的最簡(jiǎn)與或式——PLA中的與陣列被編程產(chǎn)生所需的全部與項(xiàng)PLA中的或陣列被編程完成相應(yīng)與項(xiàng)間的或運(yùn)算并最終產(chǎn)生輸出。邏輯功能越復(fù)雜，其優(yōu)點(diǎn)越明顯。這樣，就大大提高了芯片面積的有效利用率。2. PLA分組合PLA和時(shí)序PLA(包含有觸發(fā)器)。,例 具有6個(gè)與項(xiàng)的4×3PLA的電路。,例 具有6個(gè)與項(xiàng)的4×3PLA的電路。,例 用PLA 實(shí)現(xiàn)4 位二進(jìn)制

12、數(shù)轉(zhuǎn)換為 Gray 碼。,7.4 可編程陣列邏輯 (PAL) Programmable Array Logic,特點(diǎn)：固定的或陣列和可編程的與陣列,PAL與ROM相反，與同樣位數(shù)的PLA相比，PAL減少了編程點(diǎn)數(shù)，從而簡(jiǎn)化了編程工作(或陣列固定，僅對(duì)與陣列編程，工作單一)。這樣，就更有利于輔助設(shè)計(jì)系統(tǒng)的開(kāi)發(fā)。,1. 大多數(shù)的PAL提供7~8個(gè)與項(xiàng)( P1 ~ P8 )。2. PAL器件可分為組合PAL和時(shí)序

13、PAL兩大類。,7.4.1 組合 PAL 器件,具有三態(tài)輸出功能的PAL結(jié)構(gòu)，器件PAL16L8，如書(shū)P302圖7.20。10個(gè)純輸入引腳 I0~I96個(gè)IO引腳(反饋)提供的輸入引腳 IO2~ IO78個(gè)輸出(或陣列)O1， IO2~ IO和O8與陣列(16×2) × (8× 8)O2~L：輸出形式(L—低有效， H—高有效， C—互補(bǔ)),7.4.1 組合 PAL 器件,PAL器件采用肖特基

14、TTL和雙極型熔絲式（可編程）連接工藝。PAL中，與陣列是可編程的熔絲結(jié)構(gòu)，或陣列是固定連接的?；鹃T(mén)陣列結(jié)構(gòu)，如圖所示：,7.4.1 組合 PAL 器件,1. 基本與或陣列結(jié)構(gòu)，如圖所示：,7.4.1 組合 PAL 器件,2. 異步可編程I/O結(jié)構(gòu)(三態(tài)輸出)，如圖所示：,7.4.2 時(shí)序 PAL 器件,時(shí)序PAL 的基本結(jié)構(gòu)框圖,時(shí)序 PAL 器件的部分輸出連到D觸發(fā)器的數(shù)據(jù)輸入端D(輸出寄存器)，寄存器受統(tǒng)一的時(shí)鐘脈沖信

15、號(hào)控制。,3. 寄存器輸出結(jié)構(gòu)，如圖所示：,7.4.2 時(shí)序 PAL 器件,時(shí)序 PAL 器件分為兩大系列：R系列和X系列。,R系列，與或陣列，如器件PAL16R6 (參見(jiàn)書(shū)P308圖7.23)具有三態(tài)輸出功能8個(gè)純輸入引腳 I1~I82個(gè)IO引腳(反饋)提供的輸入引腳 IO1~ IO86個(gè)寄存器輸出(或陣列)O2~O7時(shí)鐘CLK輸出使能OEX系列，與R系列不同，為異或運(yùn)算，如器件PAL16X6 (參見(jiàn)書(shū)P310圖7.

16、24),7.4.2 時(shí)序 PAL 器件,4. 異或寄存器輸出結(jié)構(gòu)，如圖所示：,7.5 通用邏輯陣列概述(GAL) Generic Array Logic,一、工藝上的改進(jìn),高速電可擦除CMOS Electrically Erasable Comple-mentary Metal-Oxide Semiconductor (E2CMOS)特點(diǎn)：⑴ 可測(cè)試性⑵ 低功耗，使集成度更高⑶ 速度不低