讓 xdc 時序約束為您效力

1、讓XDC時序約束為您效力作者：AdamTayle2v公司首席工程師時序和布局約束是實現(xiàn)設計要求的關鍵因素。本文是介紹其使用方法的入門讀物。完成RTL設計只是FPGA設計量產(chǎn)準備工作中的一部分。接下來的挑戰(zhàn)是確保設計滿足芯片內(nèi)的時序和性能要求。為此，您經(jīng)常需要定義時序和布局約束。我們了解一下在基于賽靈思FPGA和SoC設計系統(tǒng)時如何創(chuàng)建和使用這兩種約束。時序約束最基本的時序約束定義了系統(tǒng)時鐘的工作頻率。然而，更高級的約束能建立時鐘路徑之間

2、的關系。工程師利用這類約束確定是否有必要對路徑進行分析，或者在時鐘路徑之間不存在有效的時序關系時忽視路徑。默認情況下，賽靈思的Vivado設計套件會分析所有關系。然而，并非設計中的所有時鐘之間都有可以準確分析的時序關系。例如當時鐘是異步的，就無法準確確定它們的相位，如圖1所示。識別出這些時鐘后，您就可利用“setclockgroup”約束禁止它們之間的時序分析。Vivado套件使用的是賽靈思設計約束(XDC)，其基于廣泛使用的Tcl約束

3、格式的Synopsys設計約束(SDC)。通過XDC約束，您可使用以下命令定義時鐘組：set_clock_groupsnamelogically_exclusivephysically_exclusiveasynchronousgroupname是為組賦予的名稱。group選項是定義組成員（即沒有時序關系的時鐘）的位置。當有多個用來驅(qū)動時鐘樹的時鐘源可供選擇，包括BUFGMUX和BUFGCTL，應使用logically和physical

4、lyexclusive選項。從而，這些時鐘不能同時出現(xiàn)在時鐘樹上。所以，我們不希望Vivado分析這些時鐘之間的關系，因為它們是互斥的。最后，–asynchronous約束可用來定義異步時鐘路徑。建立時序關系的最后一個方面是考慮時鐘的非理想關系，尤其是抖動。您需要考慮兩種形式的抖動：輸入抖動和系統(tǒng)抖動。輸入抖動出現(xiàn)在主時鐘輸入上，體現(xiàn)了實際跳變出現(xiàn)時間與理想條件下跳變出現(xiàn)時間之間的差異。系統(tǒng)抖動源自設計中存在的噪聲。您可以使用set_i