vlsi數(shù)字電路0.18um工藝傳輸門全加器設(shè)計

上傳人：奔*** IP屬地：河北更新時間：2024-07-21 格式：doc 頁數(shù)：15 大?。?76.00KB 人氣指數(shù)：12 舉報 版權(quán)申訴

已閱讀1頁，還剩14頁未讀，繼續(xù)免費閱讀

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進行舉報或認領(lǐng)

文檔簡介

1、　　《VLSI電路設(shè)計》---項目設(shè)計　　傳輸門全加器設(shè)計　　指導(dǎo)老師： 　　組長： 　　目錄<

2、/p>　　一.項目設(shè)計方案2　　1.1一位全加器簡介：2　　1.2一位全加器的真值表：2　　1.3鏡像CMOS全加器電路圖：3　　1.4鏡像CMOS全加器的棍棒圖：4　　1.5鏡像CMOS全加

3、器的優(yōu)化棍棒圖：4　　1.6鏡像CMOS全加器的歐拉路徑：5　　1.7鏡像CMOS全加器的網(wǎng)表：5　　二．項目設(shè)計完成情況7　　1. HSPICE前仿真：7　　2.版圖：8<

4、/p>　　3.DRC/LVS/PEX完成情況：8　　4.HSPICE后仿真情況：9　　5.全加器面積及性能：9　　6.項目展望：10　　附錄一10<

5、b>　　附錄二10　　一.項目設(shè)計方案　　1.1一位全加器簡介：　　全加器是算術(shù)運算電路運算中的基本單元，也是構(gòu)成多位加法器的基本單元，介于加法器在算術(shù)運算電路當中的重要作用，使得全加器的設(shè)計顯得十分重要。通常情況下，我們采用兩種結(jié)構(gòu)構(gòu)成全加器電路

6、，一種是由兩個半加器組成，另一種為鏡像結(jié)構(gòu)。全加器的基本符號如圖1-1所示。其中，A、B為加法器的輸入，Cin進位輸入，Sum為輸出，Cout進位輸出。　　1-1 全加器基本符號　　全加器的邏輯表達式為：Cout=AB+BCin+ACin　　Sum=ABCin+Cout(A+B+Cin)&

7、lt;p>　　1.2一位全加器的真值表：　　1-2 全加器真值表　　1.3鏡像CMOS全加器電路圖：　　1-3 鏡像全加器電路圖　　當D為高時，！Cout被置為Vdd,清除進位；當G為高時，！Cout被置為0，產(chǎn)生進位。當P為1時，輸入進位反向傳遞到！Cout,同時

8、，可以分析求和電路，當A,B,Cin同時為0，！S為1，和為0；當A,B,Cin同時為1，！S為0,和為1；當A，B,Cin既有1也有0時，！S的輸出由！Cout取反決定。由于PMOS和NMOS管完全對稱，所以易于畫出版圖。該電路的工作速度快于互補CMOS全加器。　　1.4鏡像CMOS全加器的棍棒圖：　　1-4鏡像全加器棍棒圖&l

9、t;p>　　1.5鏡像CMOS全加器的優(yōu)化棍棒圖：　　1-5鏡像全加器優(yōu)化棍棒圖　　1.6鏡像CMOS全加器的歐拉路徑：　　1-6鏡像全加器的歐拉路徑　　1.7鏡像CMOS全加器的網(wǎng)表：　　Mirror&l

10、t;/b>　　.protect　　.lib './TD-LO18-SP-2003v4R/l018ll_io50_v1p3.lib' TT　　.unprotect　　.temp 25</b&

11、gt;　　.subckt Mirror A B Ci Co S vdd vss 　　M0 D A vdd vdd p18ll L=0.18u W=1.26u　　M1 D B vdd vdd p18ll L=0.18u W=2.16u　　M2 X B vdd vdd p18

12、ll L=0.18u W=0.18u　　M3 E Ci D vdd p18ll L=0.18u W=2.16u　　M4 E A X vdd p18ll L=0.18u W=0.18u　　M5 H A vdd vdd p18ll L=0.18u W=0.36u　　M6 H

13、B vdd vdd p18ll L=0.18u W=0.36u　　M7 H Ci vdd vdd p18ll L=0.18u W=0.26u　　M8 I A vdd vdd p18ll L=0.18u W=1.08u　　M9 J B I vdd p18ll L=0.18u W=1.08u&

14、lt;p>　　M10 F A vss vss n18ll L=0.18u W=1.26u　　M11 F B vss vss n18ll L=0.18u W=2.16u　　M12 K B vss vss n18ll L=0.18u W=0.18u　　M13 E Ci F vss n18ll L=0.18u W

15、=2.16u　　M14 E A K vss n18ll L=0.18u W=0.18u　　M15 N A vss vss n18ll L=0.18u W=1.44u　　M16 N B vss vss n18ll L=0.18u W=1.44u　　M17 N Ci vss

16、vss n18ll L=0.18u W=1.44u　　M18 L B vss vss n18ll L=0.18u W=0.54u　　M19 M A L vss n18ll L=0.18u W=0.54u　　M20 CO E vdd vdd p18ll L=0.18u W=3.96u<

17、p>　　M21 CO E vss vss n18ll L=0.18u W=2.52u　　M22 G E H vdd p18ll L=0.18u W=0.72u　　M23 G E N vss n18ll L=0.18u W=0.18u 　　M24 G Ci J vdd p18ll L=0.18u W=1.44

18、u　　M25 G Ci M vss n18ll L=0.18u W=0.18u　　M26 S G vdd vdd p18ll L=0.18u W=3.06u　　M27 S G vss vss n18ll L=0.18u W=1.44u　　.</b&

19、gt;　　.ends　　x1 A B Ci Co S vdd vss Mirror　　C1 Co vss 0.3pf　　C2 S vss 0.3pf　　VDD vdd 0 dc 'vd

20、dvalue_vdd'　　.param vddvalue_vdd=1.8v　　VSS vss 0 dc 'vddvalue_vss'　　.param vddvalue_vss=0v　　vin1 Ci 0 PWL 2ns 0v, 3ns 1.8v,

21、13ns 1.8v, 14ns 0v　　vin2 B 0 PWL 2ns 1.8v, 13ns 1.8v, 14ns 0v　　vin3 A 0 PWL 13ns 0v, 14ns 1.8v　　.dc vin1 0,1.8,.1　　.dc vin2 0,1.8,.1<

22、/p>　　.dc vin3 0,1.8,.1　　.tran 1ns 16ns　　.PROBE v(out) v(in)　　.end　　二．項目設(shè)計完成情況　　基本按

23、照項目要求完成鏡像全加器的設(shè)計，從電路圖、棍棒圖到前仿真的網(wǎng)表以及最后的版圖設(shè)計和后仿真，按照步驟全部完成。　　HSPICE前仿真：　　2-1 前仿真全波形圖　　2-2 前仿真延時　　2.版圖：&

24、lt;/p>　　本次版圖采用N阱工藝，設(shè)計規(guī)則采用MOSIS規(guī)則，屬于λ準則，其中λ值定為0.18um，由此確定了晶體管最小尺寸、有源區(qū)大小、多晶硅、金屬層以及接觸孔的尺寸，完成了所有的版圖繪制。在繪制過程中最難的依舊是優(yōu)化版圖面積，需要合理的安排各個模塊又不能喪失其邏輯功能，我們組在此研究了不少方案。比如減少寄生電容，把不影響延時的所有管子面子縮減到最小，能共用有源區(qū)的就共用等等。&

25、lt;p>　　3.DRC/LVS/PEX完成情況：　　2-3.1成功跑完DRC圖　　2-3.通過LVS圖　　4.HSPICE后仿真情況：　　在LVS通過的情況下進入到后仿真，自動生成3個文件。　　2-4PE

26、X圖　　5.全加器面積及性能：　　版圖面積：115.3404um^2　　速度：1.4+1.2/2=1.3ns　　優(yōu)點：利用資源復(fù)用減少了晶體管數(shù)目；利用邏輯變形減少串聯(lián)pmos數(shù)目；nmos和pmos完全對稱利于畫版圖。<

27、p>　　6.項目展望：　　通過本次參與全加器的設(shè)計，把學(xué)到的知識得到運用和擴展，收獲頗多。希望在以后的學(xué)習(xí)工作中能夠合理安排時間，高效率的完成。延時和版圖面積無法同時達到完美，只能是不斷的中和調(diào)整。　　附錄一

28、版圖　　4-1版圖　　附錄二　　HSPICE前仿真網(wǎng)表　　Mirror　　.p

29、rotect　　.lib './TD-LO18-SP-2003v4R/l018ll_io50_v1p3.lib' TT　　.unprotect　　.temp 25　　.subckt Mirror A

30、 B Ci Co S vdd vss 　　M0 D A vdd vdd p18ll L=0.18u W=1.26u　　M1 D B vdd vdd p18ll L=0.18u W=2.16u　　M2 X B vdd vdd p18ll L=0.18u W=0.18u　　M

31、3 E Ci D vdd p18ll L=0.18u W=2.16u　　M4 E A X vdd p18ll L=0.18u W=0.18u　　M5 H A vdd vdd p18ll L=0.18u W=0.36u　　M6 H B vdd vdd p18ll L=0.18u W=0.36u

32、　　M7 H Ci vdd vdd p18ll L=0.18u W=0.26u　　M8 I A vdd vdd p18ll L=0.18u W=1.08u　　M9 J B I vdd p18ll L=0.18u W=1.08u　　M10 F A vss vss n18ll L=0.18u W=

33、1.26u　　M11 F B vss vss n18ll L=0.18u W=2.16u　　M12 K B vss vss n18ll L=0.18u W=0.18u　　M13 E Ci F vss n18ll L=0.18u W=2.16u　　M14 E A K vss

34、 n18ll L=0.18u W=0.18u　　M15 N A vss vss n18ll L=0.18u W=1.44u　　M16 N B vss vss n18ll L=0.18u W=1.44u　　M17 N Ci vss vss n18ll L=0.18u W=1.44u<p

35、>　　M18 L B vss vss n18ll L=0.18u W=0.54u　　M19 M A L vss n18ll L=0.18u W=0.54u　　M20 CO E vdd vdd p18ll L=0.18u W=3.96u　　M21 CO E vss vss n18ll L=0.18u W=2.

36、52u　　M22 G E H vdd p18ll L=0.18u W=0.72u　　M23 G E N vss n18ll L=0.18u W=0.18u 　　M24 G Ci J vdd p18ll L=0.18u W=1.44u　　M25 G Ci M vss n18

37、ll L=0.18u W=0.18u　　M26 S G vdd vdd p18ll L=0.18u W=3.06u　　M27 S G vss vss n18ll L=0.18u W=1.44u　　.　　.ends&l

38、t;/b>　　x1 A B Ci Co S vdd vss Mirror　　C1 Co vss 0.3pf　　C2 S vss 0.3pf　　VDD vdd 0 dc 'vddvalue_vdd'　　.par

39、am vddvalue_vdd=1.8v　　VSS vss 0 dc 'vddvalue_vss'　　.param vddvalue_vss=0v　　vin1 Ci 0 PWL 2ns 0v, 3ns 1.8v, 13ns 1.8v, 14ns 0v　　v

40、in2 B 0 PWL 2ns 1.8v, 13ns 1.8v, 14ns 0v　　vin3 A 0 PWL 13ns 0v, 14ns 1.8v　　.dc vin1 0,1.8,.1　　.dc vin2 0,1.8,.1　　.dc vin3 0,1.8,.1</p

41、>　　.tran 1ns 16ns　　.PROBE v(out) v(in)　　.end　　HSPICE后仿真網(wǎng)表　　* File: Mirror.pex.netlist<p&

42、gt;　　* Created: Fri Jan 4 12:14:57 2013　　* Program "Calibre xRC"　　* Version "v2012.1_19.13"　　*

43、　.include "Mirror.pex.netlist.pex"　　.subckt Mirror CI B A CO VSS VDD S　　* 　　* SS<b&

44、gt;　　* VDDVDD　　* VSSVSS　　* COCO　　* AA　　* BB&l

45、t;/p>　　* CICI　　M10 N_F_M10_d N_A_M10_g N_VSS_M10_s N_VSS_M10_b N18 L=1.8e-07 W=9e-07　　+ AD=3.73909e-13 AS=9.888e-13 PD=1.75455e-06 PS=5.32e-06&l

46、t;/p>　　M11 N_F_M11_d N_B_M11_g N_VSS_M11_s N_VSS_M10_b N18 L=1.8e-07 W=1.08e-06　　+ AD=4.48691e-13 AS=6.996e-13 PD=2.10545e-06 PS=5.34e-06　　M13 N_E_M13_d N_CI_M13_g

47、N_F_M13_s N_VSS_M10_b N18 L=1.8e-07 W=1.44e-06　　+ AD=7.92e-13 AS=8.64e-13 PD=3.98e-06 PS=4.08e-06　　M14 N_K_M14_d N_A_M14_g N_VSS_M14_s N_VSS_M10_b N18 L=1.8e-07 W=3e-07 AD=7.5e-1

48、4　　+ AS=9.288e-13 PD=8e-07 PS=5.32e-06　　M12 N_E_M12_d N_B_M12_g N_K_M12_s N_VSS_M10_b N18 L=1.8e-07 W=3e-07 AD=6.395e-13　　+ AS=7.5e-14 PD=4.58e-06 PS=8e-07&l

49、t;/p>　　M21 N_CO_M21_d N_E_M21_g N_VSS_M21_s N_VSS_M10_b N18 L=1.8e-07 W=7.2e-07　　+ AD=4.032e-13 AS=8.492e-13 PD=2.56e-06 PS=5.6e-06　　M15 N_N_M15_d N_A_M15_g N_VSS_M

50、15_s N_VSS_M10_b N18 L=1.8e-07 W=1.44e-06　　+ AD=4.032e-13 AS=1.5589e-12 PD=2e-06 PS=6.22e-06　　M16 N_N_M16_d N_B_M16_g N_VSS_M16_s N_VSS_M10_b N18 L=1.8e-07 W=1.44e-06

51、　　+ AD=4.032e-13 AS=5.7745e-13 PD=2e-06 PS=2.97e-06　　M17 N_N_M17_d N_CI_M17_g N_VSS_M17_s N_VSS_M10_b N18 L=1.8e-07 W=1.44e-06　　+ AD=8.8128e-13 AS=5.7745e-13 PD=3.648e-0

52、6 PS=2.97e-06　　M23 N_G_M23_d N_E_M23_g N_N_M23_s N_VSS_M10_b N18 L=1.8e-07 W=3.6e-07　　+ AD=3.498e-13 AS=2.2032e-13 PD=2.54e-06 PS=9.12e-07　　M25 N_G_M25_d N_C

53、I_M25_g N_M_M25_s N_VSS_M10_b N18 L=1.8e-07 W=5.4e-07　　+ AD=4.05e-13 AS=1.485e-13 PD=2.58e-06 PS=1.09e-06　　M18 N_M_M18_d N_B_M18_g N_L_M18_s N_VSS_M10_b N18 L=1.8e-07 W=5.4e-07&l

54、t;/p>　　+ AD=1.485e-13 AS=1.485e-13 PD=1.09e-06 PS=1.09e-06　　M19 N_L_M19_d N_A_M19_g N_VSS_M19_s N_VSS_M10_b N18 L=1.8e-07 W=5.4e-07　　+ AD=1.485e-13 AS=9.78e-13 PD=1

55、.09e-06 PS=5.44e-06　　M27 N_S_M27_d N_G_M27_g N_VSS_M27_s N_VSS_M10_b N18 L=1.8e-07 W=7.2e-07　　+ AD=4.752e-13 AS=7.041e-13 PD=2.76e-06 PS=4e-06　　M0 N_D_M0_d N

56、_A_M0_g N_VDD_M0_s N_VDD_M0_b P18 L=1.8e-07 W=1.08e-06 AD=3.618e-13　　+ AS=7.842e-13 PD=1.75e-06 PS=4.26e-06　　M1 N_D_M1_d N_B_M1_g N_VDD_M1_s N_VDD_M0_b P18 L=1.8e-07 W=1.08e-06 A

57、D=3.618e-13　　+ AS=8.433e-13 PD=1.75e-06 PS=4.34e-06　　M3 N_E_M3_d N_CI_M3_g N_D_M3_s N_VDD_M0_b P18 L=1.8e-07 W=1.08e-06 AD=5.94e-13　　+ AS=5.832e-13 PD=3.26e-

58、06 PS=3.24e-06　　M4 N_X_M4_d N_A_M4_g N_VDD_M4_s N_VDD_M0_b P18 L=1.8e-07 W=3.6e-07 AD=1.068e-13　　+ AS=6.417e-13 PD=8.6e-07 PS=4.54e-06　　M2 N_E_M2_d N_B_M2_g

59、N_X_M2_s N_VDD_M0_b P18 L=1.8e-07 W=7.2e-07 AD=4.399e-13　　+ AS=2.136e-13 PD=3.36e-06 PS=1.72e-06　　M20 N_CO_M20_d N_E_M20_g N_VDD_M20_s N_VDD_M0_b P18 L=1.8e-07 W=1.26e-06</p&g

60、t;　　+ AD=7.938e-13 AS=8.064e-13 PD=3.78e-06 PS=4.28e-06　　M5 N_H_M5_d N_A_M5_g N_VDD_M5_s N_VDD_M0_b P18 L=1.8e-07 W=4.9e-07 AD=1.372e-13　　+ AS=9.126e-13 PD=1.05e-06 PS

61、=4.74e-06　　M6 N_H_M6_d N_B_M6_g N_VDD_M6_s N_VDD_M0_b P18 L=1.8e-07 W=4.9e-07 AD=1.372e-13　　+ AS=3.45329e-13 PD=1.05e-06 PS=2.15406e-06　　M7 N_H_M7_d N_CI_M7_

62、g N_VDD_M7_s N_VDD_M0_b P18 L=1.8e-07 W=5.2e-07　　+ AD=2.45239e-13 AS=3.66471e-13 PD=1.30839e-06 PS=2.28594e-06　　M22 N_G_M22_d N_E_M22_g N_H_M22_s N_VDD_M0_b P18 L=1.8e-07 W=7.2e-

63、07　　+ AD=4.032e-13 AS=3.39561e-13 PD=2.56e-06 PS=1.81161e-06　　M24 N_G_M24_d N_CI_M24_g N_J_M24_s N_VDD_M0_b P18 L=1.8e-07 W=1.08e-06　　+ AD=7.992e-13 AS=2.97e

64、-13 PD=3.64e-06 PS=1.63e-06　　M9 N_J_M9_d N_B_M9_g N_I_M9_s N_VDD_M0_b P18 L=1.8e-07 W=1.08e-06 AD=2.97e-13　　+ AS=2.97e-13 PD=1.63e-06 PS=1.63e-06　　M8 N_I_M8_

65、d N_A_M8_g N_VDD_M8_s N_VDD_M0_b P18 L=1.8e-07 W=1.08e-06 AD=2.97e-13　　+ AS=7.632e-13 PD=1.63e-06 PS=4.16e-06　　M26 N_S_M26_d N_G_M26_g N_VDD_M26_s N_VDD_M0_b P18 L=1.8e-07 W=9e-0

66、7 AD=6.21e-13　　+ AS=7.41e-13 PD=3.18e-06 PS=4.14e-06　　*　　.include "Mirror.pex.netlist.MIRROR.pxi"

眾賞文庫> 全部分類> 畢業(yè)設(shè)計

溫馨提示

1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負責。
6. 下載文件中如有侵權(quán)或不適當內(nèi)容，請與我們聯(lián)系，我們立即糾正。
7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

vlsi數(shù)字電路0.18um工藝傳輸門全加器設(shè)計

文檔簡介

溫馨提示

最新文檔

評論

vlsi數(shù)字電路0.18um工藝傳輸門全加器設(shè)計

文檔簡介

溫馨提示

最新文檔

評論

免費下載