數(shù)字電路門級(jí)并行邏輯模擬研究.pdf

1、邏輯模擬是EDA軟件的重要組成部分，是用來檢驗(yàn)電路設(shè)計(jì)正確性的重要工具。隨著數(shù)字電路規(guī)模的不斷增加，邏輯模擬需要消耗越來越多的時(shí)間。邏輯模擬的高耗時(shí)性成為IC設(shè)計(jì)的一個(gè)瓶頸，增加了開發(fā)成本。為了降低模擬時(shí)間，我們對(duì)基于集群的并行邏輯模擬算法和相應(yīng)的非循環(huán)電路劃分算法進(jìn)行了研究。
　　事件驅(qū)動(dòng)算法是串行電路模擬的主要算法，我們以此為基礎(chǔ)，研究了基于MPI消息通訊的并行邏輯模擬算法。要對(duì)電路進(jìn)行并行邏輯模擬，面臨一系列的挑戰(zhàn)。首先是同

2、步協(xié)議的選擇，在分析和比較了保守協(xié)議和樂觀協(xié)議之后，我們選擇了保守協(xié)議作為進(jìn)程同步的基本協(xié)議。另外的一個(gè)難點(diǎn)是如何解決死鎖。我們采用流水線技術(shù)來避免死鎖的產(chǎn)生，這樣就大大減小了編寫并行程序的難度。在性能方面，我們采用消息緩沖機(jī)制和非阻塞通訊來減小通訊開銷，最大程度的重疊通訊和計(jì)算，提高并行性能。
　　電路劃分是另外一個(gè)研究重點(diǎn)。為了避免死鎖，使得并行模擬類似流水線一樣進(jìn)行，我們要求電路劃分是非循環(huán)的。我們用有向圖的理論給出了電路的

3、數(shù)學(xué)描述，并介紹了電路劃分的定義，然后給出了非循環(huán)劃分的定義。在最大自由扇出錐(MFFC)的基礎(chǔ)之上，我們提出了無輸出循環(huán)聚集(NOCYC)的概念，這樣就可以對(duì)存在回路的電路網(wǎng)絡(luò)進(jìn)行聚集識(shí)別。這些是我們進(jìn)行電路劃分的理論基礎(chǔ)。我們采用MFFC和NOCYC識(shí)別算法把電路網(wǎng)絡(luò)分解為不含回路的聚集網(wǎng)絡(luò)；然后對(duì)該聚集網(wǎng)絡(luò)進(jìn)行初始劃分，得到一個(gè)非循環(huán)的初始劃分；然后討論了模擬退火優(yōu)化，在優(yōu)化過程中考慮了平衡約束、非循環(huán)約束和最小化割邊數(shù)，進(jìn)而得到

4、最終的電路劃分。
　　我們?cè)贗SCAS85和89測(cè)試電路包中選擇了8把電路作為測(cè)試用例。首先我們對(duì)這些電路進(jìn)行2、4…16路非循環(huán)劃分。然后，在曙光集群上進(jìn)行了電路模擬實(shí)驗(yàn)。從實(shí)驗(yàn)數(shù)據(jù)可以得出，當(dāng)電路規(guī)模較大且模擬進(jìn)程數(shù)從1增加到8時(shí)，模擬所消耗的時(shí)間急劇下降。而對(duì)于電路規(guī)模較小的電路，當(dāng)進(jìn)程數(shù)增加時(shí)，模擬所消耗的時(shí)間下降幅度較前者小。并且當(dāng)進(jìn)程數(shù)大于8時(shí)，模擬所消耗的時(shí)間起伏不定。就加速比而言，也有類似結(jié)論。當(dāng)進(jìn)程數(shù)從1增加到8