eda課程設(shè)計---競賽搶答器

1、<p>　　北 華 航 天 工 業(yè) 學 院</p><p>　　課程設(shè)計報告（論文）</p><p>　　設(shè)計課題： 競賽搶答器 </p><p>　　專業(yè)班級： </p><p>　　學生姓名： </p><p>　　指導教師：

2、 </p><p>　　設(shè)計時間： </p><p>　　內(nèi) 容 摘 要</p><p>　　EDA技術(shù)是現(xiàn)代電子信息工程領(lǐng)域的一門新技術(shù)，他是先進的計算機工作平臺上開發(fā)出來的一套電子系統(tǒng)設(shè)計的軟硬件工具，并設(shè)計先進的電子系統(tǒng)設(shè)計方法。</p><p>　　基于VHDL的四路搶答器是為智力競賽

3、參賽者答題時進行搶答而設(shè)計的一種優(yōu)先判決器電路器件工具，已被廣泛應用于各種智力和知識競賽場合。它以VHDL硬件描述為平臺，結(jié)合動手實踐兒完成。該搶答器分為四個模塊：搶答鎖存模塊、計時模塊、選擇控制，報警器和譯碼模塊。利用QuartusⅡ工具軟件完成率編譯仿真驗證。</p><p>　　關(guān)鍵詞：搶答鎖存 計時 數(shù)據(jù)選擇 譯碼 報警</p><p>　　目 錄<

4、;/p><p>　　一 概 述 ………………………………………………………………… 1</p><p>　　二 方案設(shè)計與論證………………………………………………………………1</p><p>　　三 單元電路設(shè)計…………………………………………………………………2</p><p>　?。ㄒ唬?搶答鎖存模塊的設(shè)計 …………………………

5、…………………… 2</p><p>　?。ǘ?計時模塊的設(shè)計 ………………………………………………………3 </p><p>　?。ㄈ?數(shù)據(jù)選擇模塊的設(shè)計 …………………………………………………4</p><p>　　（四） 譯碼器模塊的設(shè)計 …………………………

6、…………………………5</p><p>　　（五）主電路連線圖 …………………………………………………………7</p><p>　?。?芯片引腳圖 …………………………………………………………7</p><p>　　四 器件編程與下載………………………………………………………………8</p><p>　　五 性能測試與分析……………………

7、…………………………………………8</p><p>　　六 實驗設(shè)備………………………………………………………………………8</p><p>　　七 心得體會………………………………………………………………………9</p><p>　　八 參考文獻………………………………………………………………………9</p><p><b>　　

8、課程設(shè)計任務書</b></p><p><b>　　一、概述 </b></p><p>　　搶答器主要由搶答鎖存模塊、計時模塊、數(shù)據(jù)選擇控制模塊，報警器和譯碼模塊組成。在整個搶答器中最關(guān)鍵的是如何實現(xiàn)搶答鎖存，在控制鍵按下的同時計數(shù)器倒計時顯示有效剩余時間。整個搶答器還需有一個使能信號和一個歸零信號，以便搶答器能實現(xiàn)公平搶答和停止。搶答器共有3個輸出顯示，

9、選手代號、計數(shù)器的個位和十位，他們輸出全都為BCD碼輸出，這樣便于和顯示譯碼器連接。當主持人按下控制鍵、選手按下?lián)尨疰I或倒計時到時蜂鳴器短暫響起。</p><p><b>　　二、方案設(shè)計與論證</b></p><p>　　將該任務分成五個模塊進行設(shè)計，分別為：搶答器鎖存模塊、搶答器計時模塊、譯碼模塊和數(shù)選模塊。</p><p><b&g

10、t;　　搶答鎖存模塊；</b></p><p>　　在這個模塊中主要實現(xiàn)搶答過程中的搶答功能。搶答開始后，當有一路搶答按鍵首先按下時，將其余個路搶答封鎖。其中有四個搶答信號s[3..0]；時鐘信號clk；復位信號s；警報信號alarm；輸出信號states[3..0]；計時停止信號T。</p><p><b>　　搶答器計時模塊：</b></p>

11、;<p>　　在這個模塊中主要實現(xiàn)搶答過程中的計時功能。在搶答開始主持人按下復位鍵后進行20秒的倒計時，并且在20秒倒計時后無人搶答顯示超時并報警，若有選手搶答則計時停止。其中有時鐘信號clk；系統(tǒng)復位信號s；搶答信號stop；無人搶答警報信號alarm；計時十位和個位信號sw[3..0]，gw[3..0]。</p><p><b>　　數(shù)據(jù)選擇模塊：</b></p>

12、;<p>　　在這個模塊中主要實現(xiàn)搶答過程中的數(shù)據(jù)輸入功能，輸入信號a[3..0]、b[3..0]、c[3..0]；數(shù)據(jù)輸出信號y[3..0]；計數(shù)輸入脈沖信號sel[3..0]；實現(xiàn)a、b、c按脈沖輪流選通，在相應數(shù)碼管上顯示。</p><p>　　譯碼模塊：在這個模塊中主要實現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。</p><p><b>　　設(shè)計流程圖<

13、/b></p><p><b>　　三、單元電路設(shè)計</b></p><p><b>　?。ㄒ唬尨疰i存模塊</b></p><p><b>　　1、VHDL源程序</b></p><p>　　Library ieee;</p><p>　　Use

14、 ieee.std_logic_1164.all;</p><p>　　Use ieee.std_logic_unsigned.all;</p><p>　　Use ieee.std_logic_arith.all;</p><p>　　Entity QD is </p><p>　　Port( s,clk:in std_logic;&l

15、t;/p><p>　　s0,s1,s2,s3:in std_logic;</p><p>　　states:buffer std_logic_vector(3 downto 0);</p><p>　　T,alarm:out std_logic);</p><p><b>　　End QD;</b></p>

16、<p>　　Architecture aa of QD is</p><p>　　signal s_0,s_1,s_2,s_3:std_logic;</p><p><b>　　begin</b></p><p>　　process(s0,s1,s2,s3,s,clk)</p><p><b>　　b

17、egin </b></p><p>　　if (s='0') then s_0<='0';s_1<='0';s_2<='0';s_3<='0';</p><p>　　elsif (clk'event and clk='1') then</p&

18、gt;<p>　　if (s_0='1' or s_1='1' or s_2='1' or s_3='1')</p><p>　　then null; </p><p>　　elsif s0='0' then s_0<='1';states<="0001&q

19、uot;;</p><p>　　elsif s1='0' then s_1<='1';states<="0010";</p><p>　　elsif s2='0' then s_2<='1';states<="0011";</p><p>

20、　　elsif s3='0' then s_3<='1';states<="0100";</p><p>　　else states<="0000";</p><p><b>　　end if;</b></p><p><b>　　end if;

21、</b></p><p>　　T<= s_0 or s_1 or s_2 or s_3;</p><p>　　alarm<= s0 and s1 and s2 and s3;</p><p>　　end process;</p><p><b>　　end aa ;</b></p>

22、<p><b>　　2、仿真圖</b></p><p><b>　?。ǘ┯嫊r模塊</b></p><p><b>　　1、VHDL源程序</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_arith.a

23、ll;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity js is</p><p>　　port(clk,s,stop:in std_logic;</p><p>　　a

24、larm:out std_logic;</p><p>　　sw,gw:buffer std_logic_vector(3 downto 0));</p><p><b>　　end js;</b></p><p>　　architecture aa of js is</p><p><b>　　begin&l

25、t;/b></p><p>　　process(clk,s,stop)</p><p><b>　　begin</b></p><p>　　if (s='0') then sw<="0011";gw<="0000";alarm<='1';</p

26、><p>　　elsif(clk'event and clk='1') then </p><p>　　if(stop='1') then gw<=gw;sw<=sw;</p><p>　　elsif (gw="0000") then gw<="1001";</p&g

27、t;<p>　　if(sw="0000") then sw<="0000"; </p><p>　　else sw<=sw-1;</p><p><b>　　end if;</b></p><p><b>　　else</b></p><

28、p>　　gw<=gw-1;alarm<='0';</p><p><b>　　end if;</b></p><p>　　if (sw=0 and gw=0) then sw<="0011";gw<="0000";alarm<='1';</p>&

29、lt;p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end aa;</b></p><p><b>　　2、仿真圖</b><

30、/p><p><b>　?。ㄈ?shù)據(jù)選擇模塊</b></p><p><b>　　1、VHDL源程序</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std

31、_logic_unsigned.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　entity sjxz is</p><p>　　port(a,b,c:in std_logic_vector(3 downto 0);</p><p>　　sel:in std_logic_vecto

32、r(2 downto 0);</p><p>　　y:out std_logic_vector(3 downto 0));</p><p><b>　　end sjxz;</b></p><p>　　architecture aa of sjxz is</p><p><b>　　begin</b>

33、</p><p>　　process(sel)</p><p><b>　　begin</b></p><p>　　case sel is</p><p>　　when "000"=>y<=a;</p><p>　　when "001"=>

34、y<=b;</p><p>　　when "010"=>y<=c;</p><p>　　when others=>null;</p><p><b>　　end case;</b></p><p>　　end process;</p><p><b

35、>　　end aa;</b></p><p><b>　　2、仿真圖</b></p><p><b>　?。ㄋ模┳g碼模塊</b></p><p><b>　　1、VHDL源程序</b></p><p>　　library ieee;</p>&l

36、t;p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity ym is</p><p>　　port(a:in std_logi

37、c_vector(3 downto 0);</p><p>　　b:out std_logic_vector(6 downto 0));</p><p><b>　　end ym;</b></p><p>　　architecture one of ym is</p><p><b>　　begin</b

38、></p><p>　　with a select</p><p>　　b<="1111110" when"0000",</p><p>　　"0110000" when"0001",</p><p>　　"1101101" whe

39、n"0010",</p><p>　　"1111001" when"0011", </p><p>　　"0110011" when"0100",</p><p>　　"1011011" when"0101",</p>

40、;<p>　　"1011111" when"0110",</p><p>　　"1110000" when"0111",</p><p>　　"1111111" when"1000",</p><p>　　"1110011&

41、quot; when"1001",</p><p>　　"1111111" when others;</p><p><b>　　end one;</b></p><p><b>　　2、仿真</b></p><p><b>　　（五）主電路連線圖&

42、lt;/b></p><p><b>　　主圖</b></p><p><b>　　2、仿真圖</b></p><p>　?。ㄆ撸⒊绦蛳螺d到芯片F(xiàn)LEX—EPF10LC84-3上，引腳圖如下</p><p><b>　　四、器件編程與下載</b></p>

43、<p>　　將編譯好的模塊程序下載到CPLD中（注：DEVICE選取要與硬件對應，否則會導致實驗失?。B線做硬件實驗。</p><p><b>　　五、性能測試與分析</b></p><p>　　按下s鍵清零觀察數(shù)碼管是否開始倒計時，按下s0,觀察數(shù)碼管是否顯示1和搶答的時間，再按s1、s2、s3均不改變顯示，再按下s鍵，觀察是否清零，后不做搶答，直到計時

44、時間到，觀察是否顯示00，揚聲器是否發(fā)出報警。</p><p><b>　　六、實驗設(shè)備</b></p><p>　　裝有QuartusⅡ的計算機，EL教學實驗箱，導線若干</p><p><b>　　七、心得體會</b></p><p>　　在EDA技術(shù)中最為矚目的是以現(xiàn)代電子技術(shù)為特征的邏輯設(shè)計

45、仿真測試技術(shù)。該技術(shù)只需要通過計算機就能對所設(shè)計的電子系統(tǒng)從不同層次的性能特點上，進行一系列準確的測試和仿真；本次課設(shè)，我們選的課題是四路搶答器，在此次的課設(shè)活動中，我對EDA這門課程有了更深一步的理解。同時通過對QuartusⅡ軟件的運用，讓我加深理解了VHDL程序設(shè)計的步驟和原理。通過硬件上機調(diào)試下載程序，我能理解到EDA程序的運用與硬件中去是如何工作起作用的。</p><p>　　程序的編寫過程中我們遇到了

46、很多麻煩，首先我們不能獨自完成這個程序，我們借鑒了上屆的成果，但在仿真時，并沒有達到我們預期想要的結(jié)果！我從圖書館里翻閱了有關(guān)的書籍，明白了搶答器的真正工作原理。它是由幾個模塊連接而成，以實現(xiàn)老師給出的課設(shè)要求，然后分別對每個模塊進行編程。其中的搶答鎖存模塊和計時模塊最難編輯。搶答模塊有著優(yōu)先鎖存的功能，為實現(xiàn)其自己曾從原理入手，首先要分析它的功能和原理，然后是分析都需要那些模塊，最后是分塊編寫。之中最重要的一步是分析前人的實例，找出不

47、足和和需要改進之處。然后查找資料，編寫每一塊的程序。并且及時的進行功能仿真。只是學習關(guān)鍵一步，在這步中學習編程的思想和功能。</p><p>　　通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來。紙上談兵是不行的，只有在親自實踐是時候才能發(fā)現(xiàn)更多的問題，解決這些問題，才是學習的關(guān)鍵所在。</p><p>　　總之，通過這次

48、課程設(shè)計，我才明白理論與實際的差距，并不是書本上的知識自己了解了就能實際作出點東西來，想出成果，還得不斷的學習，在實踐中去探索與認識，這樣才能真正的有所收獲！</p><p><b>　　八、參考文獻</b></p><p>　　[1] 、李國洪，沈明山：《可編程邏輯器件EDA技術(shù)與實踐》，機械工業(yè)出版社</p><p>　　[2]、江國強：《