eda課程設計-搶答器

1、<p>　　課 程 設 計 說 明 書</p><p>　　題目： 搶答器 </p><p>　　學院（系）： 電氣工程學院 </p><p>　　年級專業(yè)：11級應用電子技術(shù)4班 </p><p>　　課程設計（論文）任務書</p><p>　　院

2、（系）：電氣工程學院 基層教學單位：電子實驗中心 </p><p>　　說明：此表一式四份，學生、指導教師、基層教學單位、系部各一份。</p><p>　　2014年 1 月10 日 </p><p><b>　　目 錄</b></p><p>　　第一章 引言……………………

3、……………………………………………………………3 </p><p>　　第二章 設計說明……………………………………………………………………………3</p><p>　　第三章 verilog HDL設計源程序…………………………………………………………7</p><p>　　第四章 真值表 波形仿真圖………………………………………………………………12<

4、;/p><p>　　第五章 管腳鎖定及硬件連線 ……………………………………………………………22</p><p>　　第六章 總結(jié) ………………………………………………………………………………23</p><p>　　參考文獻 ……………………………………………………………………………………25</p><p><b>　　第一章

5、 引言</b></p><p>　　EDA是電子設計自動化（Electronic Design Automation）的縮寫，是20世紀90年代初以計算機硬件和軟件為基本工作平臺，及數(shù)據(jù)庫、圖形學、圖論、與拓撲邏輯、計算數(shù)學、優(yōu)化理論等多學科最新成果研制的計算機輔助設計通用軟件包，用于電子產(chǎn)品的自動設計。</p><p>　　現(xiàn)在對EDA的概念或范疇用的很寬，電子、機械、

6、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領(lǐng)域都有EDA的應用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如，在飛機制造過程中，從設計、性能測試及特性分析到飛行模擬，都可能涉及EDA技術(shù)。這里所指的EDA技術(shù)主要針對數(shù)字邏輯電路設計。</p><p>　　EDA技術(shù)研究的對象是電子設計的全過程，包括系統(tǒng)級、電路級、和物理級各個層次的設計。從可編程邏輯器件和專用集成電路開發(fā)與應用角度，

7、EDA系統(tǒng)包含一下子模塊：設計輸入子模塊、設計數(shù)據(jù)庫子模塊、分析驗證子模塊、綜合仿真子模塊、布局布線子模塊。</p><p>　　第二章 設計說明</p><p><b>　　1.1 設計思路</b></p><p>　　本次EDA課程設計的題目是搶答器。要求實現(xiàn)5人搶答功能：有人搶答時蜂鳴2秒，用L1-L5表示對應參賽者指示燈；用點陣顯示

8、搶中者序號；答題時限為10秒，從有人搶答開始用數(shù)碼管倒計時10秒，倒計時結(jié)束后再蜂鳴兩秒；主持人控制復位鍵，復位后進入下一輪搶答。</p><p>　　根據(jù)任務書的要求，當有第一個搶答信號時，將對應的端口置為高電平，同時產(chǎn)生鎖定信號將其余搶答者的信號屏蔽，端口連接紅色信號指示燈組L1-L5。同時作為蜂鳴器、點陣和數(shù)碼管的輸入信號。當主持人復位按鈕按下時，將所有端口置0，即可開始下一輪搶答。</p>

9、<p>　　當端口x1、x2、x3、x4、x5有信號或bit有信號時，即有人搶答或倒計時到零時，給蜂鳴器高電平使其發(fā)聲，同時用1024HZ的clk1作為數(shù)碼管與點陣搶答器模塊的觸發(fā)信號1HZ的clk2作為倒計時模塊與蜂鳴器模塊的觸發(fā)信號</p><p>　　數(shù)碼管模塊根據(jù)輸入的x1、x2、x3、x4、x5信號，即當有人搶答時，通過對CLK2信號產(chǎn)生10秒倒計時，并將倒計時數(shù)值送往動態(tài)數(shù)碼管顯示。<

10、/p><p>　　本次設計包括A、B、C、D、E、M、CLK1，CLK27個輸入和L1、L2、L3、L4、L5、GA、ROW、WX、DX、bee十個輸出。其中GA、ROW為八位，7為高位，0為低位；WX為三位，2為高位，0為低位；DX為七位，6為高位，0為低位。L1、L2、L3、L4、L5與紅色信號指示燈組相連；RA、ROW與點陣的控制端RA、ROW相連；WX與動態(tài)數(shù)碼管的位選信號SS0、SS1、SS2相連；DX與動

11、態(tài)數(shù)碼管的段選信號A、B、C、D、E、F、G相連；bee與蜂鳴器SREAKER相連。</p><p><b>　　1.2 模塊介紹</b></p><p>　　本次課程設計的模塊包括搶答部分、點陣顯示部分、數(shù)碼管倒計時部分和蜂鳴器部分。</p><p>　　搶答部分利用always塊對每個CLK的上升沿敏感，利用外層的if語句判斷主持人按鈕M是

12、否按下，若沒有按下進入內(nèi)層if語句，對5個搶答者的信號依次進行判定并產(chǎn)生輸出信號x1至x5及鎖定信號lock。理論上可分辨時間相差0.001秒的搶答信號，對于實際應用來說已經(jīng)夠用了，提高CLK頻率可以進一步提高分辨率。</p><p>　　點陣顯示部分采用if循環(huán)，控制在每個CLK的上升沿計數(shù)值加1，構(gòu)成八進制計數(shù)器，得到點陣的掃描信號；if語句嵌套case語句將搶答者情況羅列出來，對ROW、GA依次進行賦值。&

13、lt;/p><p>　　數(shù)碼管倒計時部分首先CLK2產(chǎn)生1Hz的信號，從而產(chǎn)生倒計時Se，并通過判斷Se是否大于10而將其分為十位數(shù)字和個位數(shù)字Se_shi和Se_ge，然后通過動態(tài)掃描數(shù)碼管，分別將Se_shi和Se_ge送往8號數(shù)碼管和7號數(shù)碼管，在兩個數(shù)碼管上顯示倒計時的十位與個位。</p><p>　　蜂鳴器部分在每個CLK1的上升沿判斷是否有人搶答或者倒計時是否結(jié)束，若有信號轉(zhuǎn)入循環(huán)

14、延時，同時蜂鳴器開始響，延時結(jié)束后，蜂鳴器無聲。</p><p>　　第三章 Verilog HDL設計源程序</p><p>　　module wangyida(A,B,C,D,E,M,CLK1,CLK2,L1,L2,L3,L4,L5,ROW,GA,bee,WX,DX);</p><p>　　input A,B,C,D,E,M,CLK1,CLK2;</p&g

15、t;<p>　　output L1,L2,L3,L4,L5,ROW,GA,bee;</p><p>　　output [2:0]WX;</p><p>　　output [6:0]DX;</p><p>　　reg x1,x2,x3,x4,x5,L1,L2,L3,L4,L5,lock,bee;</p><p>　　reg[7:0

16、] ROW,GA,count1;</p><p>　　reg[10:0] aa;</p><p>　　reg[3:0] bb;//second</p><p>　　reg[12:0]count2,count4;</p><p>　　reg[2:0]count3;</p><p>　　reg[2:0] WX;</p

17、><p>　　reg[6:0] DX;</p><p>　　reg[3:0] Se;</p><p>　　reg[3:0] shu;</p><p>　　reg[3:0] Se_shi;</p><p>　　reg[3:0] Se_ge;</p><p><b>　　reg bit;<

18、;/b></p><p>　　always@(posedge CLK1 or posedge M) //搶答部分</p><p><b>　　begin</b></p><p><b>　　if(M==1)</b></p><p><b>　　begin</b><

19、/p><p><b>　　lock=0;</b></p><p>　　x1=0;x2=0;x3=0;x4=0;x5=0;</p><p><b>　　end</b></p><p><b>　　else</b></p><p><b>　　begi

20、n</b></p><p>　　if(A==1&&lock==0)</p><p><b>　　begin</b></p><p>　　x1=1;lock=1;</p><p><b>　　L1=x1;</b></p><p><b>　

21、　end</b></p><p>　　else if(B==1&&lock==0)</p><p><b>　　begin</b></p><p>　　x2=1;lock=1;</p><p><b>　　L2=x2;</b></p><p>&l

22、t;b>　　end</b></p><p>　　else if(C==1&&lock==0)</p><p><b>　　begin</b></p><p>　　x3=1;lock=1;</p><p><b>　　L3=x3;</b></p><

23、;p><b>　　end</b></p><p>　　else if(D==1&&lock==0)</p><p><b>　　begin</b></p><p>　　x4=1;lock=1;</p><p><b>　　L4=x4;</b></p&

24、gt;<p><b>　　end</b></p><p>　　else if(E==1&&lock==0)</p><p><b>　　begin</b></p><p>　　x5=1;lock=1;</p><p><b>　　L5=x5;</b>

25、;</p><p><b>　　end</b></p><p><b>　　end</b></p><p><b>　　end</b></p><p>　　always@(posedge CLK1) //點陣顯示部分</p><p><b>

26、;　　begin</b></p><p>　　count1=count1+1;</p><p>　　if(count1==9)</p><p><b>　　count1=1;</b></p><p><b>　　if (x1)</b></p><p><b&

27、gt;　　begin</b></p><p>　　case(count1) </p><p>　　1:begin ROW=8'hfe;GA=8'h10;end</p><p>　　2:begin ROW=8'hfd;GA=8'h18;end</p><p>　　3:begin ROW=8'

28、hfb;GA=8'h14;end</p><p>　　4:begin ROW=8'hf7;GA=8'h10;end</p><p>　　5:begin ROW=8'hef;GA=8'h10;end</p><p>　　6:begin ROW=8'hdf;GA=8'h10;end</p><p

29、>　　7:begin ROW=8'hbf;GA=8'h10;end</p><p>　　8:begin ROW=8'h7f;GA=8'h00;end</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p>

30、<b>　　if(x2)</b></p><p><b>　　begin</b></p><p>　　case(count1)</p><p>　　1:begin ROW=8'hfe;GA=8'h3c;end</p><p>　　2:begin ROW=8'hfd;GA=8&

31、#39;h20;end</p><p>　　3:begin ROW=8'hfb;GA=8'h20;end</p><p>　　4:begin ROW=8'hf7;GA=8'h3c;end</p><p>　　5:begin ROW=8'hef;GA=8'h04;end</p><p>　　6:b

32、egin ROW=8'hdf;GA=8'h04;end</p><p>　　7:begin ROW=8'hbf;GA=8'h3c;end</p><p>　　8:begin ROW=8'h7f;GA=8'h00;end</p><p><b>　　endcase</b></p>&l

33、t;p><b>　　end</b></p><p><b>　　if(x3)</b></p><p><b>　　begin</b></p><p>　　case(count1)</p><p>　　1:begin ROW=8'hfe;GA=8'h3c;e

34、nd</p><p>　　2:begin ROW=8'hfd;GA=8'h20;end</p><p>　　3:begin ROW=8'hfb;GA=8'h20;end</p><p>　　4:begin ROW=8'hf7;GA=8'h3c;end</p><p>　　5:begin ROW=

35、8'hef;GA=8'h20;end</p><p>　　6:begin ROW=8'hdf;GA=8'h20;end</p><p>　　7:begin ROW=8'hbf;GA=8'h3c;end</p><p>　　8:begin ROW=8'h7f;GA=8'h00;end</p>

36、<p><b>　　endcase</b></p><p><b>　　end</b></p><p><b>　　if(x4)</b></p><p><b>　　begin</b></p><p>　　case(count1)</p&

37、gt;<p>　　1:begin ROW=8'hfe;GA=8'h10;end</p><p>　　2:begin ROW=8'hfd;GA=8'h18;end</p><p>　　3:begin ROW=8'hfb;GA=8'h14;end</p><p>　　4:begin ROW=8'hf7

38、;GA=8'h3e;end</p><p>　　5:begin ROW=8'hef;GA=8'h10;end</p><p>　　6:begin ROW=8'hdf;GA=8'h10;end</p><p>　　7:begin ROW=8'hbf;GA=8'h10;end</p><p>

39、;　　8:begin ROW=8'h7f;GA=8'h00;end</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p><b>　　if(x5)</b></p><p><b>　　begin

40、</b></p><p>　　case(count1)</p><p>　　1:begin ROW=8'hfe;GA=8'h3c;end</p><p>　　2:begin ROW=8'hfd;GA=8'h04;end</p><p>　　3:begin ROW=8'hfb;GA=8'

41、;h04;end</p><p>　　4:begin ROW=8'hf7;GA=8'h3c;end</p><p>　　5:begin ROW=8'hef;GA=8'h20;end</p><p>　　6:begin ROW=8'hdf;GA=8'h20;end</p><p>　　7:begi

42、n ROW=8'hbf;GA=8'h3c;end</p><p>　　8:begin ROW=8'h7f;GA=8'h00;end</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p><b>　　e

43、nd</b></p><p>　　always@(posedge CLK2 ) //倒計時部分</p><p><b>　　begin</b></p><p>　　if(x1||x2||x3||x4||x5)</p><p><b>　　begin</b></p>&l

44、t;p><b>　　aa=aa+1;</b></p><p>　　if(aa>=10)</p><p><b>　　aa=10;</b></p><p><b>　　Se=10-aa;</b></p><p><b>　　if(Se==0)</b&g

45、t;</p><p><b>　　bit=1;</b></p><p><b>　　end</b></p><p><b>　　end</b></p><p>　　always@(posedge CLK1) //數(shù)碼管顯示部分</p><p><

46、;b>　　begin</b></p><p>　　count3=count3+1;</p><p><b>　　if(Se>9)</b></p><p><b>　　begin</b></p><p>　　Se_shi=1;Se_ge=Se-10;</p>

47、<p><b>　　end</b></p><p><b>　　else</b></p><p><b>　　begin</b></p><p>　　Se_shi=0;Se_ge=Se;</p><p><b>　　end</b></p&g

48、t;<p>　　case(count3)</p><p><b>　　1:begin</b></p><p>　　WX='b001;shu=Se_shi;</p><p><b>　　end</b></p><p><b>　　2:begin</b&g

49、t;</p><p>　　WX='b010;shu=Se_ge;</p><p><b>　　end</b></p><p><b>　　endcase</b></p><p>　　if(count3==2) count3=0;</p><p><b>　　

50、end</b></p><p>　　always@(shu)</p><p><b>　　begin</b></p><p><b>　　case(shu)</b></p><p>　　0:DX<='b0111111;</p><p>　　1:DX&

51、lt;='b0000110;</p><p>　　2:DX<='b1011011;</p><p>　　3:DX<='b1001111;</p><p>　　4:DX<='b1100110;</p><p>　　5:DX<='b1101101;</p><p&

52、gt;　　6:DX<='b1111101;</p><p>　　7:DX<='b0000111;</p><p>　　8:DX<='b1111111;</p><p>　　9:DX<='b1101111;</p><p><b>　　endcase</b></

53、p><p><b>　　end</b></p><p>　　always@(posedge CLK2) //蜂鳴器部分</p><p><b>　　begin</b></p><p>　　if(x1||x2||x3||x4||x5)</p><p><b>　　b

54、egin </b></p><p>　　count2=count2+1;</p><p><b>　　bee=1;</b></p><p>　　if(count2>2)</p><p><b>　　bee=0;</b></p><p><b>　　

55、end</b></p><p>　　if(bit==1)</p><p><b>　　begin</b></p><p>　　count4=count4+1;</p><p><b>　　bee=1;</b></p><p>　　if(count4>2)&l

56、t;/p><p><b>　　bee=0;</b></p><p><b>　　end</b></p><p><b>　　end</b></p><p><b>　　endmodule</b></p><p><b>　　真

57、值表</b></p><p>　　一號選手（88點陣） 二號選手（88點陣）</p><p>　　三號選手（88點陣） 四號選手（88點陣）</p><p>　　五號選手（88點陣）</p><p><b>　　數(shù)碼管真值表</b><

58、/p><p><b>　　第四章 波形仿真圖</b></p><p>　　以上波形圖對應先搶答者為2號選手。第一個為總波形圖第二個與第三個為放大后波形圖</p><p>　　此波形圖對應先搶答者為1號選手。第一個為總波形圖第二個與第三個為放大后波形圖</p><p>　　此波形圖對應先搶答者為3號選手。</p>

59、<p>　　此波形圖對應先搶答者為4號選手。</p><p>　　此波形圖對應先搶答者為5號選手。</p><p>　　第五章 管腳鎖定及硬件連線</p><p><b>　　管腳鎖定情況如下：</b></p><p><b>　　硬件連線情況如下：</b></p><

60、;p>　　Pin73，Pin70連接至箱上中頻組11號端作為CLK1，CLK2；Pin93、90、88、86、83、197、195、192分別作為GA0—GA7連接至箱上點陣顯示信號接線組“COL1_8G(T)”；Pin198、196、193、191、189、179、176、174分別作為ROW0—7連接至箱上點陣顯示信號接線組“ROW1_8(T)”。 Pin190、187、177分別作為SS0、SS1、SS2連接至數(shù)碼管位選信號

61、；Pin175、173、92、89、87、85、75分別作為A、B、C、D、E、F、G連接至數(shù)碼管段選信號。</p><p>　　其余輸入/輸出芯片內(nèi)部都有定義，無須連線。 </p><p><b>　　第六章 總結(jié)</b></p><p>　　可以說，是這次EDA課程設計把我領(lǐng)進了EDA的大門，讓我受益匪淺。我在這次課程設計里學會了使用Max

62、+PlusⅡ軟件，初步掌握了Verilog HDL語言。剛領(lǐng)到題目時發(fā)現(xiàn)搶答器的功能比較分散，于是采用了分模塊的設計方法，在編程的時候也發(fā)現(xiàn)了不少問題比如倒計時后蜂鳴器的延時長于2S可能是因為控制蜂鳴器的時鐘分頻信號運算有延遲，經(jīng)改動后通過設定兩個輸入信號解決。在波形仿真的時候發(fā)現(xiàn)一位設定的倆個時鐘信號頻率相差太大，難以直觀看出搶答器的功能，在觀察蜂鳴器功能的時候需要把波形圖縮小到秒的級別才能看清楚，在觀察點陣和數(shù)碼管的時候需要放大到5

63、00ms的級別才能看清它們功能是否實現(xiàn)，上箱調(diào)試讓我明白了理論與實際的差異，理論需要經(jīng)過實踐才能發(fā)現(xiàn)它的不足并進行修改完善。經(jīng)過幾天的努力，在老師的辛勤指導下，我順利的完成了任務。</p><p>　　我建議老師對基礎部分多幾個課時的講解這樣課設難度會下降許多，實驗室的電腦能配備上殺毒軟件，希望學校可以及時更新檢修設備，不要讓問題實驗箱在最后階段影響同學上箱，完成最終檢測。</p><p>

64、;　　最后，對幫助指導過我的老師表示衷心的感謝??！</p><p><b>　　參考文獻</b></p><p>　　1 鄭兆兆.EDA課程設計A指導書. 燕山大學出版社，2010年</p><p>　　2 閻石. 數(shù)字電子技術(shù)基礎. 高等教育出版社.2010年</p><p>　　燕山大學課程設計評審意見表</p