基于vhdldds實現(xiàn)與仿真設(shè)計

1、<p>　　基于VHDL的DDS實現(xiàn)與仿真</p><p>　?。ㄒ速e學(xué)院物理與電子工程學(xué)院2011級2班 段艷婷 110302034）</p><p>　　摘要：本文論述了直接數(shù)字頻率合成技術(shù)（DDS）的信號發(fā)生器的設(shè)計與實現(xiàn)。本設(shè)計以DDS芯片Cyclone Ⅱ：EP2C5T144C8為頻率合成器，以AVR單片機ATmega16為進程控制和任務(wù)調(diào)度核心，用AD603實現(xiàn)增

2、益控制（AGC）和功率放大，串行數(shù)模轉(zhuǎn)換器（D/A）MAX531實現(xiàn)方波占空比調(diào)節(jié)，并用LCD12864液晶顯示及鍵盤構(gòu)成幅度、頻率、方波占空比均可調(diào)的函數(shù)信號發(fā)生器。本文分析了DDS的設(shè)計原理，基于VHDL語言進行系統(tǒng)建模，對DDS進行參數(shù)設(shè)計，實現(xiàn)了可重構(gòu)的IP核，能夠根據(jù)需要方便的修改參數(shù)以實現(xiàn)器件的通用性。同時利用Quartus Ⅱ編譯平臺完成一個具體DDS芯片的設(shè)計，詳細闡述了基于VHDL編程的DDS設(shè)計方法步驟。針對DDS頻

3、率轉(zhuǎn)換時間短，分辨率高等優(yōu)點,提出了基于FPGA芯片設(shè)計DDS系統(tǒng)的方案。該方案利用Altera公司的Quartus Ⅱ開發(fā)軟件,完成DDS核心部分即相位累加器和RAM查找表的設(shè)計,可得到相位連續(xù)、頻率可變的信號，并通過單片機配置FPGA的E^2 PROM完成對DDS硬件的下載,最后完成每個模塊與系統(tǒng)的時序仿真。經(jīng)過電路設(shè)計和模塊仿真,驗</p><p>　　關(guān)鍵字：DDS，Cyclone Ⅱ，Quartus Ⅱ

4、，F(xiàn)PGA</p><p><b>　　中圖分類號：TN</b></p><p><b>　　正文：</b></p><p><b>　　目錄</b></p><p><b>　　緒論</b></p><p><b>　　

5、DDS引言</b></p><p>　　直接數(shù)字合成器的概念及其發(fā)展</p><p>　　DDS技術(shù)在國內(nèi)研究狀況及其發(fā)展趨勢</p><p>　　頻率合成器的種類與技術(shù)發(fā)展趨勢</p><p><b>　　DDS優(yōu)勢</b></p><p>　　課題主要研究內(nèi)容和技術(shù)要求</p

6、><p>　　超大規(guī)模集成電路設(shè)計介紹</p><p><b>　　引言</b></p><p>　　EDA技術(shù)的含義及其特點</p><p>　　EDA技術(shù)的主要內(nèi)容</p><p>　　大規(guī)?？删幊踢壿嬈骷?lt;/p><p><b>　　FPGA的介紹</b&

7、gt;</p><p><b>　　CPLD的介紹</b></p><p>　　FPGA與CPLD的區(qū)別</p><p>　　硬件描述語言（HDL）</p><p><b>　　VHDL簡介</b></p><p><b>　　VHDL主要特點</b>&

8、lt;/p><p><b>　　VHDL語言的優(yōu)勢</b></p><p>　　2.4 軟件開發(fā)工具</p><p>　　DDS工作原理和主要特點</p><p>　　DDS的基本工作原理</p><p><b>　　DDS的主要特點</b></p><p

9、><b>　　DDS建模</b></p><p>　　用VHDL來編程實現(xiàn)和仿真</p><p><b>　　VHDL編程實現(xiàn)</b></p><p>　　32位加法器的VHDL實現(xiàn)程序</p><p>　　32位加法器的生成模塊</p><p>　　32位寄存器的VH

10、DL實現(xiàn)</p><p>　　32位寄存器的生成模塊</p><p>　　波形數(shù)據(jù)ROM的VHDL實現(xiàn)</p><p>　　波形數(shù)據(jù)ROM的生成模塊</p><p><b>　　整形模塊設(shè)計</b></p><p>　　用Quartus Ⅱ進行DDS仿真</p><p>　

11、　Quartus Ⅱ軟件簡介</p><p>　　用Quartus Ⅱ的仿真步驟和圖像</p><p><b>　　注意事項</b></p><p>　　設(shè)計相關(guān)數(shù)據(jù)處理與圖像分析</p><p><b>　　電路原理圖</b></p><p><b>　　仿真波形

12、圖</b></p><p><b>　　數(shù)據(jù)驗證</b></p><p>　　波形毛刺兒的分析及消除</p><p><b>　　結(jié)束語</b></p><p><b>　　總結(jié)</b></p><p><b>　　參考文獻<

13、/b></p><p><b>　　致謝</b></p><p><b>　　附錄</b></p><p><b>　　第一章 緒論</b></p><p><b>　　1.1、DDS引言</b></p><p>　　頻率

14、合成技術(shù)是將一個（或多個）基準頻率變換成另一個（或多個）合乎質(zhì)量要求的所需頻率的技術(shù)。在通信、雷達、導(dǎo)航、電子偵察、干擾等眾多領(lǐng)域都有應(yīng)用。隨著各種頻率合成器和頻率合成方案的出現(xiàn)，頻率合成技術(shù)得到了不斷地發(fā)展。</p><p>　　1971年3月美國學(xué)者J.Tierncy，C.M.Rader和B.Gold首次提出了直接數(shù)字頻率合成（DDS—Direct Digital Synthesis）技術(shù)。這是一種從相位概念

15、出發(fā)直接合成所需要的波形的新的全數(shù)字頻率合成技術(shù)。同傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有極高的頻率分辨率、極快的變頻速度，變頻相位連續(xù)、相位噪聲低，易于功能擴展和全數(shù)字化便于集成，容易實現(xiàn)對輸出信號的多種調(diào)制等優(yōu)點，滿足了現(xiàn)代電子系統(tǒng)的許多要求，因此得到了迅速的發(fā)展。</p><p>　　目前市面上的DDS芯片，價格昂貴、功能固定單一，應(yīng)用受到限制。本綜合實驗項目采用基于FPGA的EDA技術(shù)設(shè)計實現(xiàn)DDS芯片，

16、并可以根據(jù)實際需要對其功能進行靈活地修改、配置。</p><p>　　1.2、直接數(shù)字合成器的概念及其發(fā)展</p><p>　　隨著通信、數(shù)字電視、衛(wèi)星定位、航空航天和遙控遙測技術(shù)的不斷發(fā)展，對頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個數(shù)的要求越來越高。為了提高頻率穩(wěn)定度，經(jīng)常采用晶體振蕩器等方法來解決，但它不能滿足頻率個數(shù)多的要求，因此，目前大量采用頻率合成技術(shù)—DDS即Dire

17、ct Digital Synthesizer，中文名稱是直接數(shù)字合成器，是一種新型的頻率合成技術(shù)，具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制，以其使用方便和品路分辨率高等優(yōu)點，在現(xiàn)代通信領(lǐng)域得到越來越廣泛的應(yīng)用。用VHDL語言對DDS進行功能描述，方便在不同的實現(xiàn)方式下移植和修改參數(shù)，因而逐步成為DDS設(shè)計主流，而且在Alter公司開發(fā)的Maxplus2中，不僅提供

18、了方便的VHDL編譯和綜合平臺，還集成了可供程序?qū)?yīng)下載的FPGA器件等大量芯片，大大縮短了DDS的設(shè)計和開發(fā)周期。因此，在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計中，尤其是在通信領(lǐng)域，其應(yīng)用越來越廣泛。它是現(xiàn)代通信系統(tǒng)必不可少的關(guān)鍵電路，廣泛應(yīng)用于數(shù)字通信、衛(wèi)星通信、雷達、導(dǎo)航、航天航空、遙控遙測以及高</p><p>　　1.3、DDS技術(shù)在國內(nèi)研究狀況及其發(fā)展趨勢</p><p>　　頻率合成

19、器的技術(shù)復(fù)雜度很高，經(jīng)過了直接合成模擬頻率綜合器、鎖相式頻率綜合器、直接數(shù)字式頻率綜合器（DDS）三個發(fā)展階段。目前，在我國，各種無限系統(tǒng)中使用的品路合成器普遍采用鎖相式頻率綜合器，通過CPU控制，課獲得不同的頻點。鎖相式頻率綜合器含有參考振蕩器與分頻器、可控分頻器、壓控振蕩器及鑒相器、前置分頻器等功能單元。頻率合成器的最終發(fā)展方向是鎖相式頻率綜合器、雙環(huán)或多環(huán)鎖相式頻率合成器、DDS頻率合成器，以及PPL加DDS混合式頻率合成器。因此

20、，鎖相式頻率綜合器和直接數(shù)字式頻率綜合器收到了國內(nèi)各界關(guān)注，并得到了迅猛發(fā)展。</p><p>　　基于DDS波形產(chǎn)生的應(yīng)用現(xiàn)階段主要在兩個方面：1.設(shè)計通訊系統(tǒng)需要靈活的和極好的相噪，極低的失真性能的頻率源，它通常選用DDS綜合它的光譜性能和頻率調(diào)諧方案。</p><p>　　這種應(yīng)用包括用DDS于調(diào)制方面，作為PLL參考去加強整個頻率的可調(diào)制度，作為本機振蕩器（LO），或者射頻率的直接

21、傳達。作為選擇地，許多工業(yè)和醫(yī)學(xué)應(yīng)用DDS作為可編程波形發(fā)生器。因為DDS是數(shù)字可編程，它的相位和頻率在不改變外圍成分的情況下能很容易地改變，而傳統(tǒng)的基于模擬編程產(chǎn)生波形的情況下要改變外圍成分。DDS允許頻率的實時調(diào)整去定位參考頻率或者補償溫度漂移。這種應(yīng)用包括應(yīng)用DDS在可調(diào)頻率源去測量阻抗，去產(chǎn)生脈沖波形已調(diào)制信號用于微型刺激，或者去檢查LAN中的稀薄化和電纜。</p><p>　　1.4、頻率合成器種類與技

22、術(shù)發(fā)展趨勢</p><p>　　種類：直接模擬合成法、鎖相環(huán)合成法、直接數(shù)字合成法</p><p>　　發(fā)展：直接模擬合成法利用倍頻、分頻、混頻及濾波，從單一或幾個參數(shù)頻率中產(chǎn)生多個所需的頻率。該方法頻率轉(zhuǎn)換時間快（小于100ns），但是體積大、功率耗大，目前已基于不被采用。</p><p>　　鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算。該方法結(jié)構(gòu)簡化、便

23、于集成，且頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，一般只能用于大步進頻率合成技術(shù)中。</p><p><b>　　1.5、DDS優(yōu)勢</b></p><p>　　如今在價格方面有競爭力的，高性能，功能集成的DDS芯片在通訊系統(tǒng)和傳感應(yīng)用方面已經(jīng)變得非常常見了。它吸引工程師的優(yōu)勢主要包括：</p><p>　　數(shù)字控制

24、微調(diào)頻率調(diào)諧和輕微程度相位調(diào)制能力。</p><p>　　極快速度調(diào)諧輸出頻率（相位）：在沒有上沖或者下沖的情況下，且沒有延時的情況下可以進行連續(xù)頻率調(diào)諧。</p><p>　　DDS的數(shù)字體系結(jié)構(gòu)取消了像傳統(tǒng)模擬合成方案那樣的手動調(diào)諧和溫度補償?shù)牟环奖?，DDS的數(shù)字控制結(jié)構(gòu)外圍便系統(tǒng)的遠程控制更為方便，在處理器控制下達到最優(yōu)化。</p><p>　　1.6、課題主

25、要研究內(nèi)容和設(shè)計要求</p><p>　　對DDS的設(shè)計，包括了一下四個模塊：波形數(shù)據(jù)ROM、64位加法器模塊、64位寄存器模塊、10位正弦波數(shù)據(jù)文件。</p><p>　　本課題設(shè)計研究的主要內(nèi)容就是要在Quartus Ⅱ的基礎(chǔ)上，運用VHDL的編程來實現(xiàn)以上四大模塊，并對其進行實現(xiàn)和仿真。</p><p>　　第一章是簡單的介紹了一下DDS的概念、現(xiàn)狀、內(nèi)容和發(fā)

26、展前景；第二章是對DDS所采用的輔助工具的介紹；第三章是對DDS工作原理和主要特點的介紹；第四章是用VHDL來編程實現(xiàn)和仿真。</p><p>　　超大規(guī)模集成電路設(shè)計介紹</p><p>　　和以往的設(shè)計相比，利用EDA技術(shù)設(shè)計的數(shù)字頻率計，具有硬件電路簡捷，集成度高、性能穩(wěn)定的優(yōu)點。這種設(shè)計方法效率高，風(fēng)格靈活，體現(xiàn)了現(xiàn)代電子電路設(shè)計的先進思想。由于具備這些優(yōu)點，EDA技術(shù)必將在新的世

27、紀有著無限廣闊的發(fā)展前景。</p><p><b>　　2.1、引言</b></p><p>　　隨著大規(guī)模集成電路技術(shù)和計算機技術(shù)的不斷發(fā)展，在涉及通信、國防、航天、醫(yī)學(xué)、工業(yè)自動化、計算機應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計工作中，EDA技術(shù)的含量正以驚人的速度上升：電子類的高新技術(shù)項目的開發(fā)也逾益依賴于EDA技術(shù)的應(yīng)用。即使是普通的電子產(chǎn)品的開發(fā)，EDA技術(shù)也常常

28、使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮減、性能價格比大幅提高。不言而喻，EDA技術(shù)將迅速成為電子設(shè)計領(lǐng)域中的及其重要的組成部分。</p><p>　　2.1.1、EDA技術(shù)的含義及特點</p><p>　　EDA（Electronic Design Automation，電子系統(tǒng)設(shè)計自動化）技術(shù)是20世紀90年代初從CAD（計算機輔助設(shè)計）、CAM（計算機輔助制造）、

29、CAT（計算機輔助測試）、CAE（計算機輔助工程）的概念發(fā)展而來的?，F(xiàn)代EDA技術(shù)就是以讓計算機為工具，在EDA軟件平臺上，根據(jù)硬件描述語言HDL完成的設(shè)計文件，能自動地完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。設(shè)計者的工作僅限于利用軟件的方式來完成對系統(tǒng)硬件功能的描述，在EDA工具的幫助下和應(yīng)用相應(yīng)的FPGA/

30、CPLD器件，就可以得到最后的設(shè)計結(jié)果。盡管目標系統(tǒng)是硬件，但整個設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效。可見，利用EDA技術(shù)進行電子系統(tǒng)的設(shè)計，具有以下幾個特點：</p><p>　　用軟件的方式設(shè)計硬件；</p><p>　　用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；</p><p>　　采用自頂向下（top—down）的設(shè)計方法；

31、</p><p>　　設(shè)計過程中可用有關(guān)軟件進行各種仿真；</p><p>　　系統(tǒng)可現(xiàn)場編程，在線升級；</p><p>　　整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向。</p><p>　　2.1.2、EDA技術(shù)的主要內(nèi)容</p><p>　　EDA技術(shù)涉

32、及面很廣，內(nèi)容豐富，從教學(xué)和使用的角度看，主要應(yīng)掌握如下四個方面的內(nèi)容：</p><p>　　大規(guī)?？删幊踢壿嬈骷?lt;/p><p><b>　　硬件描述語言；</b></p><p><b>　　軟件開發(fā)工具；</b></p><p>　　實驗開發(fā)系統(tǒng)。其中，大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進

33、行電子系統(tǒng)設(shè)計的載體，硬件描述語言是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的主要表達手段，軟件開發(fā)工具是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的智能化的自動設(shè)計工具，實驗開發(fā)系統(tǒng)則是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的下載工具及硬件驗證工具。</p><p>　　2.2、大規(guī)?？删幊踢壿嬈骷?lt;/p><p>　　PLD（Programmable Logic Device，可編程邏輯器件）是一種由用戶編程以實現(xiàn)

34、某種邏輯功能的新型邏輯器件。FPGA和CPLD分別是現(xiàn)場可編程門陣列和復(fù)雜可編程邏輯器件的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，生于20世紀70年代，在20世紀80年代以后，隨著集成電路技術(shù)和計算機技術(shù)的發(fā)展而迅速發(fā)展。自問世以來，PLD經(jīng)歷了從PROM（Programmable Read—Only Memory,可編程序的只讀存儲器）、PLA（Programmable Logic Array,可編程序邏輯陣列）、PAL（Pr

35、ogrammable Array Logic ,可編程序陣列邏輯）、GAL（Generic Array Logic，通用陣列邏輯）到FPGA、ispLSI（in system programmable large scale integration，在系統(tǒng)可編程大規(guī)模集成電路）等高密度PLD的發(fā)展過程。在此期間，PLD的集成度高、速度不斷提高，功能不斷增強，結(jié)構(gòu)趨于更合理，使用起來靈活方便。PLD的出現(xiàn)，打破了由中小規(guī)模通用型集

36、成電路和大規(guī)模專用集成</p><p>　　PLD的這些優(yōu)點使得PLD技術(shù)在20世紀90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言（HDL）的進步。</p><p>　　最早的可編程邏輯器件出現(xiàn)在20世紀70年代初，主要是PROM和PAL。隨后出現(xiàn)了PAL、GAL、EPLD（Erasable Programmable Logic Devices，可擦除可編程邏輯

37、器件）和CPLD、PFGA、ispLSI。</p><p>　　2.2.1、FPGA的介紹</p><p>　　FPGA是20世紀80年代中期，美國Altera公司推出一種現(xiàn)場可編程門陣列，其結(jié)構(gòu)主要分為三部分：可編程邏輯單元、可編程輸入輸出單元和可編程連線部分。FPGA器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機存取存儲器工藝，設(shè)計靈活，集成度高，可利用計算機輔助設(shè)計，繪出實現(xiàn)用戶邏輯原理圖、邏輯

38、布爾方程或用硬件描述語言等方式設(shè)計輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動布局布線、模擬仿真的過程；最后生成配置FPGA器件的數(shù)據(jù)文件，對FPGA器件初始化。這樣實現(xiàn)了滿足用戶要求的專用集成電路，真正達到了用戶自行設(shè)計、自行研制和自行生產(chǎn)集成電路的目的。</p><p>　　概括來說，F(xiàn)PGA器件具有下列優(yōu)點：高密度、高效率、系列化、標準化、小型化、多功能、低功耗、低成本、設(shè)計靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試

39、驗證。使得使用FPGA器件，一般可在幾天到幾周內(nèi)完成一個電子系統(tǒng)的設(shè)計和制作，可以縮短研制周期，達到快速上市和進一步降低成本要求。</p><p>　　基于上述的優(yōu)點，本設(shè)計采用FPGA芯片作為平臺，這樣可以把整個系統(tǒng)下載到一塊芯片之中，實現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。</p><p>　　2.2.2、CPLD的介紹</p><

40、;p>　　CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標文件，通過下載電纜將代碼傳送到目標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。Complex PLD 的簡稱，一般較PLD為復(fù)雜的邏輯元件。CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標文件。&

41、lt;/p><p>　　它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、試用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)（一般在10000件以下）之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計和應(yīng)用成為電子工程師必備

42、的一種技能。</p><p>　　2.2.3、FPGA和CPLD的區(qū)別</p><p>　　盡管FPGA和CPLD都是可編程ASIC器件，有很多共同特點，但由于CPLD和FPGA結(jié)構(gòu)上的差異，具有各自的特點：</p><p>　　CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時序邏輯。換句話說，F(xiàn)PGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有

43、限而乘積項豐富的結(jié)構(gòu)。</p><p>　　CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的，而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。</p><p>　　在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程；FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程。</p>

44、<p>　　FPGA的集成度比CPLD高，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。</p><p>　　CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù)，無需外部存儲器芯片，使用簡單。而FPGA的編程信息需存放在外部存儲器上，使用方法復(fù)雜。</p><p>　　CPLD的速度比FPGA快，并且具有較大的時間可預(yù)測性。這是由于FPGA是門級編程，并

45、且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。</p><p>　　2.3、硬件描述語言（HDL）</p><p>　　硬件描述語言（HDL）是相對于一般的計算機軟件語言如C、Pascal而言的。HDL是用于設(shè)計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能，電路結(jié)構(gòu)和連接方式。HDL具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性，并且具有良好的

46、電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面，表現(xiàn)了強大的生命力和應(yīng)用潛力。用HDL進行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。</p><p>　　就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有VHDL，Verilog HDL，ABEL，AHDL，System Verilog和Systern C

47、，其中VHDL，Veri比在現(xiàn)在EDA設(shè)計中使用最多，也擁有幾乎所有的主流EDA工具的支持。而Systern Veri比和Systern C這兩種HDL語言還處于完善過程中?，F(xiàn)在，VHDL和Veri比作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL與Verilog HDL語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。</p><

48、p>　　EDA關(guān)鍵技術(shù)之一就是采用硬件描述語言對硬件電路進行描述，且具有系統(tǒng)級仿真和綜合能力。目前應(yīng)用比較廣泛的硬件描述語言就是VHDL（Very High Speed Integrated Circuit Hardware Description Language）,它最早是由美國國防部提出來的。</p><p>　　2.3.1、VHDL簡介</p><p>　　VHDL語言的英文

49、全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成電路硬件描述語言，是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計，支持結(jié)構(gòu)、數(shù)據(jù)流、強，因此在實際應(yīng)用中越來越廣泛。HDL發(fā)展的技術(shù)源頭是：在HDL形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編、C、Pascal、Fortran、Pr

50、olog等。這些語言運行在不同硬件平臺和不同的操作環(huán)境中，它們適合于描述過程和算法，不適合作硬件描述。CAD的出現(xiàn)，使人們可以利用計算機進行建筑、服裝等行業(yè)的輔助設(shè)計，電子輔助設(shè)計也同步發(fā)展起來。在從CAD工具到EDA工具的進化過程中，電子設(shè)計工具的人機界面能力越來越高。在利用EDA工具進行電子設(shè)計時，邏輯圖、分立電子原件作為整個越來越復(fù)雜的電子系統(tǒng)的設(shè)計已不適應(yīng)。任何一種EDA工具，都需要一種硬件描述語言來作為EDA工具的工作語言。這

51、些眾多的EDA工具軟件開發(fā)者，各自推出了自己的HDL語言。</p><p>　　2.3.2、VHDL的主要特點</p><p>　　作為硬件描述語言的第一個國際標準，VHDL具有很強的可移植性：</p><p>　　具有豐富的模擬仿真語句和庫函數(shù)，隨時可對設(shè)計進行仿真模擬，因而能將設(shè)計中邏輯上的錯誤消滅在組裝之前，在大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性；&l

52、t;/p><p>　　設(shè)計層次較高，用于較復(fù)雜的計算時能盡早發(fā)現(xiàn)存在的問題，從而縮短設(shè)計周期；</p><p>　　VHDL的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換；支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用；</p><p>　　對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動地把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表；</p>&

53、lt;p>　　VHDL用源代碼描述來進行復(fù)雜控制邏輯的設(shè)計，靈活又方便，同時也便于設(shè)計結(jié)果的交流、保存和重用。</p><p>　　2.3.3、VHDL語言的優(yōu)勢</p><p>　　常用的硬件描述性語言有VHDL、Verilog和ABEL語言。VHDL語言起源于美國國防部的VHSIC，VHDL是一種高級描述語言，適用于行為級和RTL級的描述相對與Verilog語言和ABEL語言這些

54、較低一級的適合描述門級電路的描述性語言而言，其具有以下的優(yōu)點：</p><p>　　設(shè)計方法靈活、支持廣泛</p><p>　　VHDL語言可以支持自頂至下（Top—Down）和基于庫（Library—Based）的設(shè)計方法，而且還支持同步電路、異步電路、FPGA以及其他隨機電路的設(shè)計。其范圍之廣是其它方法所不能比擬的。目前大多數(shù)EDA工具幾乎都支持VHDL語言。這給VHDL語言進一步推廣

55、和應(yīng)用創(chuàng)造了良好的環(huán)境。</p><p><b>　　系統(tǒng)硬件描述能力強</b></p><p>　　VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級電路。另外，高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用。其他HDL語言如UDL/I、Verilog等對系統(tǒng)級的功能描述能力較弱。</p><p>　　VHDL

56、語言描述與工藝不發(fā)生關(guān)系</p><p>　　在用VHDL語言設(shè)計系統(tǒng)硬件時，沒有嵌入工藝信息。采用VHDL語言的設(shè)計，當(dāng)門級或門級以上層次的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝（如MOS、CMOS等）。這樣，在工藝變更時，只要改變相應(yīng)的映射工具就行了。由此可見，修改電路和改變工藝之間的相關(guān)性較小。</p><p>　　VHDL語言標準、規(guī)范，易于共享和復(fù)用</

57、p><p>　　由于VHDL語言已成為一種IEEE的工業(yè)標準，這樣，設(shè)計成果便于復(fù)用和交流，反過來也更進一步推動VHDL語言的推廣及完善。</p><p>　　基于上述的特點，可知VHDL語言可讀性好，又能被計算機識別。VHDL語言中設(shè)計實體、程序包、設(shè)計庫，為設(shè)計人員重復(fù)利用已有的設(shè)計提供了諸多技術(shù)手段?？芍貜?fù)利用他人的IP（Intelligence Property）模塊和軟核（Soft

58、Core）也是VHDL的另一特色，許多設(shè)計不必每次都從頭再來，只要在更高層次上把IP模塊組合起來，就能達到事半功倍的效果。這樣，設(shè)計人員自行開發(fā)的IP模塊在集成電路設(shè)計中占有重要的地位。因此本設(shè)計采用VHDL語言設(shè)計一個完善的HDB3碼編、譯碼器。</p><p>　　2.4、軟件開發(fā)工具</p><p>　　這類軟件一般由PLD/FPGA芯片廠家提供，基本都可以完成所有的設(shè)計輸入（原理圖

59、或HDL），仿真，綜合，布線，下載等工作。</p><p>　　Altera公司開發(fā)的MaxplusⅡ 和Quartus Ⅱ都是曾經(jīng)最優(yōu)秀的PLD開發(fā)平臺之一，適合開發(fā)早期的中小規(guī)模PLD/FPGA，使用者眾多。目前Altera已經(jīng)停止開發(fā)MaxplusⅡ，而轉(zhuǎn)向Quartus Ⅱ軟件平臺。</p><p>　　Xilinx公司開發(fā)的Foundation和ISE是Xilinx公司上一代的P

60、LD開發(fā)軟件，目前Xilinx公司已經(jīng)停止開發(fā)Foundation，轉(zhuǎn)向ISE軟件平臺，現(xiàn)在的ISE是公司目前主體的PLD/FPGA開發(fā)軟件。</p><p>　　Lattice公司開發(fā)了ispDesignEXPERT和ispLEVER。前者是Lattice公司的PLD開發(fā)軟件，目前最新軟件改名為：ispLEVER。這個軟件是最新一代的PLD集成開發(fā)軟件，取代了ispEXPERT，成為PLD/FPGA設(shè)計的主要工

61、具。</p><p>　　DDS工作原理和主要特點</p><p>　　DDS實現(xiàn)頻率合成的原理主要是通過查找表的方式來進行的。如下圖：</p><p>　　圖1中的存儲表中存儲了一個周期的波形采樣值的ROM（如：要產(chǎn)生正弦波時，存儲表中存儲的就是一個周期的正弦波的采樣值）。當(dāng)周期地給出特定地址后，ROM就輸出相應(yīng)的采樣值。</p><p>

62、　　輸入DDS的頻率字和一確定的相位值是相對應(yīng)的，在相位累加器的累加下產(chǎn)生所需要的地址。因為輸入ROM的地址是周期重復(fù)的，輸出的采樣值經(jīng)過D/A和濾波器后就得到和輸入頻率字唯一對應(yīng)的頻率的周期波形。因此只要給出一定范圍的頻率字就可以得到一定范圍的周期波形，從而達到產(chǎn)生特定信號的功能。</p><p>　　3.1、DDS的基本工作原理</p><p>　　3.1.1、DDS采樣量化</

63、p><p>　　DDS是一種從相位概念出發(fā)直接合成所需波形的數(shù)字頻率合成技術(shù)。與傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有很高的頻率分辨率，可以實現(xiàn)快速的頻率變化，并且在頻率改變時能保持相位連續(xù)，容易實現(xiàn)對信號頻率、相位的多種調(diào)制，易于功能擴展和數(shù)字化集成等優(yōu)點，滿足了現(xiàn)代電子系統(tǒng)的許多要求。隨著數(shù)字技術(shù)的飛速發(fā)展，DDS正逐步取代PLL鎖相環(huán)，得到越來越廣泛的應(yīng)用。</p><p>　　正弦信號

64、可以用下式來描述：</p><p>　　式（1）中的時間t是連續(xù)的，為了用數(shù)字方式實現(xiàn)，必須進行離散化處理。用周期為Telk的基準時鐘對信號進行采樣和量化。如圖2所示：</p><p>　　采樣周期為Tdk采樣頻率Fclk=1/Tclk。不難看出，連續(xù)兩次采樣之間的相位增量</p><p>　　將整個周期分成2^N份，則相位的量化單位。若，代入式（2）可得。更一般的

65、情況是為S的M倍，即可得到輸出信號的頻率；M稱為頻率控制字（tuning word）。由式（3）可見，M決定了輸出信號的頻率，且兩者是簡單的線性關(guān)系?？梢钥闯?，當(dāng)采樣頻率一定時，通過控制兩次連續(xù)采樣之間的相位離散波形序列的頻率：</p><p>　　M經(jīng)保持和濾波后，可唯一地恢復(fù)出此頻率的模擬信號。圖1是DDS的原理圖。相位累加器可在每一個時鐘周期來臨時將頻率控制字M所決定的相位增量累加一次，如果記數(shù)大于2^N，

66、則自動溢出：LUT（查找表）實際上是一個存儲器（ROM），其中存儲著一個周期正弦波的幅度量化數(shù)據(jù)，用于實現(xiàn)從相位到幅度的轉(zhuǎn)換。相位累加器的輸出作為LUT的地址值，LUT根據(jù)輸入的地址（相位）信息讀出幅度信號，達到D/A轉(zhuǎn)換器中轉(zhuǎn)換為模擬量，最后通過濾波器輸出一個平滑的模擬信號。</p><p>　　3.1.2、DDS的基本參數(shù)推導(dǎo)</p><p>　　根據(jù)式（3），可以確定DDS的基本參數(shù)

67、：</p><p>　?。?）此時每2^N個時鐘周期輸出一個周期的正弦波。</p><p>　　當(dāng)N比較大時，對于較大范圍內(nèi)的M值，DDS系統(tǒng)都可以在一個周期內(nèi)輸出足夠的點，保證輸出波形失真很小。</p><p>　　當(dāng)基準時鐘確定后，輸出信號頻率Fclk頻率控制字M之間必須滿足采樣定理，即Fclk應(yīng)大于f0的2倍。實際應(yīng)用中，為保證輸出波形的質(zhì)量，F(xiàn)clk至少應(yīng)為

68、f0的4倍。由于D/A轉(zhuǎn)換電路的轉(zhuǎn)換時間應(yīng)小于1/Fclk，因此DDS系統(tǒng)的時鐘頻率、信號輸出頻率主要由D/A轉(zhuǎn)換器的性能決定。</p><p>　　3.2、DDS的主要特點</p><p>　　1】DDS的頻率分辨率在相位累加器的位數(shù)N足夠大時，理論上可以獲得相應(yīng)的分辨精度，這個傳統(tǒng)方法難以實現(xiàn)的</p><p>　　2】DDS是一個全數(shù)字結(jié)構(gòu)的開環(huán)系統(tǒng)，無反饋環(huán)

69、節(jié)，因此其速度極快，一般在毫微秒量級</p><p>　　3】DDS的相位誤差主要是依賴于時鐘的相位特性，相位誤差小。另外，DDS的相位是連續(xù)變化的，形成的信號具有良好的頻譜，這是傳統(tǒng)的直接頻率合成方法無法實現(xiàn)的</p><p><b>　　頻率切換時相位連續(xù)</b></p><p>　　可以輸出帶寬正交信號</p><p&

70、gt;　　輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用</p><p><b>　　可以產(chǎn)生任意波形</b></p><p>　　全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕</p><p>　　缺點DDS的采樣特性以及DAC的非線性，DDS系統(tǒng)的輸出中含有假信號干擾和雜散</p><p><b>　　3.3、D

71、DS建模</b></p><p><b>　　如圖3所示：</b></p><p>　　這是一個基本的DDS整體模塊結(jié)構(gòu)，主要由相位累加器、相位調(diào)解器、正弦ROM查找表和DAC構(gòu)成。圖中的相位累加器、相位調(diào)解器、正弦ROM的數(shù)字部分，由于具有數(shù)控頻率合成的功能，又稱為NCO（Numerically Controlled Oscillators）。</

72、p><p>　　圖中相位累加器（phasea）是整個DDS的核心，在這里完成相位累加功能，其輸入是相位增量，又可稱為頻率控制字FW（N-1:0），由于FW（N-1:0）與輸出頻率f0是簡單的線性關(guān)系：</p><p>　　事實上，當(dāng)基準時鐘f0是2^N時，F(xiàn)W（N-1:0）就等于f0。</p><p>　　相位調(diào)制器（phasemod）接收相位累加器的相位輸出，在這里加

73、一個相位偏移值，主要用于實現(xiàn)信號的相位調(diào)制，如PSK（相位鍵控）等，在不使用時可以去掉該部分，或加一個固定的相位控制字。</p><p>　　波形存儲器（即，正弦ROM查找表）（sinlup）把存儲在相位累加器中的抽樣值轉(zhuǎn)換成正弦波幅度的數(shù)字量函數(shù)，可理解為相位到幅度的轉(zhuǎn)換。它的輸入是相位調(diào)制器輸出的高M位（而并非全部N位）值，將其作為正弦ROM查找表的地址值；查詢表把輸入的地址相位信息映射成正弦幅度信號；輸出送

74、往DAC，轉(zhuǎn)化為模擬信號。</p><p>　　相位調(diào)解器接收相位累加器的相位輸出，在這里加上一個相位偏移量，主要用于信號的相位調(diào)節(jié)，如PSK（相位鍵控）等，在不使用時可以去掉該部分，或者加一個固定的相位字輸入。相位字輸入也需要用同步寄存器保持同步。需要注意的是，相位字輸入的數(shù)據(jù)寬度M與頻率字輸入N往往是不相等的，M<N。</p><p>　　參數(shù)設(shè)定：其中選用頻率輸入字20M，相位

75、累加器的數(shù)據(jù)寬度N為32位，輸出的D/A精度為10位。</p><p>　　第四章 用VHDL來編程實現(xiàn)和仿真</p><p>　　4.1、VHDL編程實現(xiàn)</p><p><b>　　4.1.1、</b></p><p><b>　　引言 </b></p><p>　　

76、隨著現(xiàn)代電子技術(shù)的不斷發(fā)展,在通信系統(tǒng)中往往需要在一定頻率范圍內(nèi)提供一系列穩(wěn)定和準確的頻率信號,一般的振蕩器己不能滿足要求,這就需要頻率合成技術(shù)[1 ] 。直接數(shù)字頻率合成(Direct Digital Frequen2cy Synthesis ,DDS) 是把一系列數(shù)據(jù)量形式的信號通過D/ A 轉(zhuǎn)換器轉(zhuǎn)換成模擬量形式的信號合成技術(shù)。DDS具有相對帶寬寬、頻率轉(zhuǎn)換時間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號及其他多種調(diào)制信號等

77、優(yōu)點,已成為現(xiàn)代頻率合成技術(shù)中的姣姣者。目前在高頻領(lǐng)域中,專用DDS 芯片在控制方式、頻率控制等方面與系統(tǒng)的要求差距很大,利用FPGA 來設(shè)計符合自己需要的DDS 系統(tǒng)就是一個很好的解決方法。</p><p>　　現(xiàn)場可編程門陣列( FPGA) 器件具有工作速度快、集成度高、可靠性高和現(xiàn)場可編程等優(yōu)點,并且FPGA支持系統(tǒng)現(xiàn)場修改和調(diào)試,由此設(shè)計的DDS 電路簡單,性能穩(wěn)定, 也基本能滿足絕大多數(shù)通信系統(tǒng)的使用要

78、求。</p><p><b>　　本論</b></p><p><b>　　結(jié)語</b></p><p><b>　　參考文獻： </b></p><p>　　大學(xué)本科生畢業(yè)設(shè)計（論文）撰寫規(guī)范</p><p>　　本科生畢業(yè)設(shè)計（論文）是學(xué)生在畢業(yè)前提

79、交的一份具有一定研究價值和實用價值的學(xué)術(shù)資料。它既是本科學(xué)生開始從事工程設(shè)計、科學(xué)實驗和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對所進行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及學(xué)位資格認定的重要依據(jù)。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國家及各專業(yè)部門制定的有關(guān)標準，符合漢語語法規(guī)范。指導(dǎo)教師應(yīng)加強指導(dǎo)，嚴格把關(guān)。</p><p><b>　　1、論文結(jié)構(gòu)及要求</b><

80、/p><p>　　論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻、致謝和附錄等幾部分。</p><p><b>　　1.1 題目</b></p><p>　　論文題目應(yīng)恰當(dāng)、準確地反映論文的主要研究內(nèi)容。不應(yīng)超過25字，原則上不得使用標點符號，不設(shè)副標題。</p><p>　　1.2 摘要與關(guān)鍵詞</p>

81、<p><b>　　1.2.1 摘要</b></p><p>　　本科生畢業(yè)設(shè)計（論文）的摘要均要求用中、英兩種文字給出，中文在前。</p><p>　　摘要應(yīng)扼要敘述論文的研究目的、研究方法、研究內(nèi)容和主要結(jié)果或結(jié)論，文字要精煉，具有一定的獨立性和完整性，摘要一般應(yīng)在300字左右。摘要中不宜使用公式、圖表，不標注引用文獻編號，避免將摘要寫成目錄式的內(nèi)容

82、介紹。</p><p><b>　　1.2.2 關(guān)鍵詞</b></p><p>　　關(guān)鍵詞是供檢索用的主題詞條，應(yīng)采用能覆蓋論文主要內(nèi)容的通用技術(shù)詞條（參照相應(yīng)的技術(shù)術(shù)語標準），一般列3～5個，按詞條的外延層次從大到小排列，應(yīng)在摘要中出現(xiàn)。</p><p><b>　　1.3 目錄</b></p><p

83、>　　目錄應(yīng)獨立成頁，包括論文中全部章、節(jié)的標題及頁碼。</p><p><b>　　1.4 論文正文</b></p><p>　　論文正文包括緒論、論文主體及結(jié)論等部分。</p><p><b>　　1.4.1 緒論</b></p><p>　　緒論一般作為論文的首篇。緒論應(yīng)說明選題的背景、

84、目的和意義，國內(nèi)外文獻綜述以及論文所要研究的主要內(nèi)容。</p><p>　　文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對所研究問題的認識以及提出問題。緒論只是文章的開頭，不必寫章號。</p><p>　　畢業(yè)設(shè)計（論文）緒論部分字數(shù)不多于全部論文字數(shù)的1/4。</p><p>　　1.4.2 論文主體</p><p&

85、gt;　　論文主體是論文的主要部分，要求結(jié)構(gòu)合理，層次清楚，重點突出，文字簡練、通順。論文主體的內(nèi)容要求參照《大學(xué)本科生畢業(yè)設(shè)計（論文）的規(guī)定》第五章。</p><p>　　論文主體各章后應(yīng)有一節(jié)“本章小結(jié)”。</p><p><b>　　1.4.3 結(jié)論</b></p><p>　　結(jié)論作為單獨一章排列，但不加章號。</p>&

86、lt;p>　　結(jié)論是對整個論文主要成果的歸納，要突出設(shè)計（論文）的創(chuàng)新點，以簡練的文字對論文的主要工作進行評價，一般為400～1 000字。</p><p><b>　　1.5 參考文獻</b></p><p>　　參考文獻是論文不可缺少的組成部分，它反映了論文的取材來源和廣博程度。論文中要注重引用近期發(fā)表的與論文工作直接有關(guān)的學(xué)術(shù)期刊類文獻。對理工類論文，參考

87、文獻數(shù)量一般應(yīng)在15篇以上，其中學(xué)術(shù)期刊類文獻不少于8篇，外文文獻不少于3篇；對文科類、管理類論文，參考文獻數(shù)量一般為10～20篇，其中學(xué)術(shù)期刊類文獻不少于8篇，外文文獻不少于3篇。</p><p>　　在論文正文中必須有參考文獻的編號，參考文獻的序號應(yīng)按在正文中出現(xiàn)的順序排列。</p><p>　　產(chǎn)品說明書、各類標準、各種報紙上刊登的文章及未公開發(fā)表的研究報告（著名的內(nèi)部報告如PB、A

88、D報告及著名大公司的企業(yè)技術(shù)報告等除外）不宜做為參考文獻引用。但對于工程設(shè)計類論文，各種標準、規(guī)范和手冊可作為參考文獻。</p><p>　　引用網(wǎng)上參考文獻時，應(yīng)注明該文獻的準確網(wǎng)頁地址，網(wǎng)上參考文獻不包含在上述規(guī)定的文獻數(shù)量之內(nèi)。</p><p><b>　　1.6 致謝</b></p><p>　　對導(dǎo)師和給予指導(dǎo)或協(xié)助完成論文工作的組織

89、和個人表示感謝。內(nèi)容應(yīng)簡潔明了、實事求是，避免俗套。</p><p><b>　　1.7 附錄</b></p><p>　　如開題報告、文獻綜述、外文譯文及外文文獻復(fù)印件、公式的推導(dǎo)、程序流程圖、圖紙、數(shù)據(jù)表格等有些不宜放在正文中，但有參考價值的內(nèi)容可編入論文的附錄中。</p><p><b>　　2、論文書寫規(guī)定</b>

90、</p><p>　　2.1 論文正文字數(shù)</p><p>　　理工類 論文正文字數(shù)不少于20 000字。</p><p>　　文管類 論文正文字數(shù)12 000－20 000字。其中漢語言文學(xué)專業(yè)不少于7 000字。</p><p>　　外語類 論文正文字數(shù)8 000－10 000個外文單詞。</p><p>　

91、　藝術(shù)類 論文正文字數(shù)3 000～5 000字。</p><p><b>　　2.2 論文書寫</b></p><p>　　本科生畢業(yè)論文用B5紙計算機排版、編輯與雙面打印輸出。</p><p>　　論文版面設(shè)置為：畢業(yè)論文B5紙、縱向、為橫排、不分欄，上下頁邊距分別為2.5cm和2cm，左右頁邊距分別為2.4cm和2cm，對稱頁邊距、左側(cè)裝

92、訂并裝訂線為0cm、奇偶頁不同、無網(wǎng)格。論文正文滿頁為29行，每行33個字，字號為小四號宋體，每頁版面字數(shù)為957個，行間距為固定值20磅。</p><p>　　頁眉。頁眉應(yīng)居中置于頁面上部。單數(shù)頁眉的文字為“章及標題”；雙數(shù)頁眉的文字為“大學(xué)本科生畢業(yè)設(shè)計（論文）”。頁眉的文字用五號宋體，頁眉文字下面為2條橫線（兩條橫線的長度與版芯尺寸相同，線粗0.5磅）。頁眉、頁腳邊距分別為1.8cm和1.7cm。</

93、p><p>　　頁碼。頁碼用小五號字，居中標于頁面底部。摘要、目錄等文前部分的頁碼用羅馬數(shù)字單獨編排，正文以后的頁碼用阿拉伯?dāng)?shù)字編排。</p><p><b>　　2.3 摘要</b></p><p>　　中文摘要一般為300字左右，外文摘要應(yīng)與中文摘要內(nèi)容相同，在語法、用詞和書寫上應(yīng)正確無誤，摘要頁勿需寫出論文題目。中、外文摘要應(yīng)各占一頁，編排裝

94、訂時放置正文前，并且中文在前，外文在后。</p><p><b>　　2.4 目錄</b></p><p>　　目錄應(yīng)包括論文中全部章節(jié)的標題及頁碼，含中、外文摘要；正文章、節(jié)題目；</p><p>　　參考文獻；致謝；附錄。</p><p>　　正文章、節(jié)題目（理工類要求編寫到第3級標題，即□.□.□。文科、管理類可視

95、論文需要進行，編寫到2～3級標題。）</p><p><b>　　2.5 論文正文</b></p><p>　　2.5.1 章節(jié)及各章標題</p><p>　　論文正文分章、節(jié)撰寫，每章應(yīng)另起一頁。</p><p>　　各章標題要突出重點、簡明扼要。字數(shù)一般在15字以內(nèi)，不得使用標點符號。標題中盡量不用英文縮寫詞，對必須

96、采用者，應(yīng)使用本行業(yè)的通用縮寫詞。</p><p><b>　　2.5.2 層次</b></p><p>　　層次以少為宜，根據(jù)實際需要選擇。層次代號格式見表1和表2。</p><p>　　表1 理工類論文層次代號及說明</p><p>　　↑ ↑&l

97、t;/p><p>　　版心左邊線 版心右邊線</p><p>　　表2 文管類論文層次代號及說明</p><p>　　↑ ↑</p><p>　　版心左邊線

98、 版心右邊線</p><p>　　各層次題序及標題不得置于頁面的最后一行（孤行）。</p><p><b>　　2.6 參考文獻</b></p><p>　　正文中引用文獻標示應(yīng)置于所引內(nèi)容最末句的右上角，用小五號字體。所引文獻編號用阿拉伯?dāng)?shù)字置于方括號“[ ]”中，如“二次銑削[1]”。當(dāng)提及的參考文獻為文中直接說

99、明時，其序號應(yīng)該與正文排齊，如“由文獻[8，10～14]可知”。</p><p>　　經(jīng)濟、管理類論文引用文獻，若引用的是原話，要加引號，一般寫在段中；若引的不是原文只是原意，文前只需用冒號或逗號，而不用引號。在參考文獻之外，若有注釋的話，建議采用夾注，即緊接文句，用圓括號標明。</p><p>　　不得將引用文獻標示置于各級標題處。</p><p>　　參考文獻書

100、寫格式應(yīng)符合GB7714－1987《文后參考文獻著錄規(guī)則》。常用參考文獻編寫項目和順序應(yīng)按文中引用先后次序規(guī)定如下：</p><p><b>　　著作圖書文獻</b></p><p>　　序號└─┘作者．書名（版次）．出版地：出版者，出版年:引用部分起止頁</p><p><b>　　第一版應(yīng)省略</b></p>

101、;<p><b>　　翻譯圖書文獻</b></p><p>　　序號└─┘作者．書名（版次）．譯者．出版地: 出版者，出版年:引用部分起止頁</p><p><b>　　第一版應(yīng)省略</b></p><p><b>　　學(xué)術(shù)刊物文獻</b></p><p>　　序

102、號└─┘作者．文章名．學(xué)術(shù)刊物名．年，卷（期）：引用部分起止頁</p><p><b>　　學(xué)術(shù)會議文獻</b></p><p>　　序號└─┘作者．文章名．編者名．會議名稱，會議地址，年份．出版地，出版者，</p><p>　　出版年:引用部分起止頁</p><p><b>　　學(xué)位論文類參考文獻</b

103、></p><p>　　序號└─┘研究生名．學(xué)位論文題目．出版地．學(xué)校（或研究單位）及學(xué)位論文級別．答</p><p>　　辯年份:引用部分起止頁 </p><p>　　西文文獻中第一個詞和每個實詞的第一個字母大寫，余者小寫；俄文文獻名第一個詞和專有名詞的第一個字母大寫，余者小寫；日文文獻中的漢字須用日文漢字，不得用中文漢字、簡化漢字代替。文獻中的外文字母一律

104、用正體。</p><p>　　作者為多人時，一般只列出前3名作者，不同作者姓名間用逗號相隔。外文姓名按國際慣例，將作者名的縮寫置前，作者姓置后。</p><p>　　學(xué)術(shù)會議若出版論文集者，可在會議名稱后加上“論文集”字樣。未出版論文集者省去“出版者”、“出版年”兩項。會議地址與出版地相同者省略“出版地”。會議年份與出版年相同者省略“出版年”。</p><p>　　

105、學(xué)術(shù)刊物文獻無卷號的可略去此項，直接寫“年，（期）”。</p><p>　　參考文獻序號頂格書寫，不加括號與標點，其后空一格寫作者名。序號應(yīng)按文獻在論文中的被引用順序編排。換行時與作者名第一個字對齊。若同一文獻中有多處被引用，則要寫出相應(yīng)引用頁碼，各起止頁碼間空一格，排列按引用順序，不按頁碼順序。</p><p>　　參考文獻書寫格式示例見附錄1。</p><p>

106、<b>　　2.7 名詞術(shù)語</b></p><p>　　科技名詞術(shù)語及設(shè)備、元件的名稱，應(yīng)采用國家標準或部頒標準中規(guī)定的術(shù)語或名稱。標準中未規(guī)定的術(shù)語要采用行業(yè)通用術(shù)語或名稱。全文名詞術(shù)語必須統(tǒng)一。一些特殊名詞或新名詞應(yīng)在適當(dāng)位置加以說明或注解。</p><p>　　文管類專業(yè)技術(shù)術(shù)語應(yīng)為常見、常用的名詞。</p><p>　　采用英語縮寫詞

107、時，除本行業(yè)廣泛應(yīng)用的通用縮寫詞外，文中第一次出現(xiàn)的縮寫詞應(yīng)該用括號注明英文全文。</p><p><b>　　2.8 計量單位</b></p><p>　　物理量計量單位及符號一律采用《中華人民共和國法定計量單位》（GB3100～3102—1993，見附錄2），不得使用非法定計量單位及符號。計量單位符號，除用人名命名的單位第一個字母用大寫之外，一律用小寫字母。<

108、;/p><p>　　非物理單位（如件、臺、人、元、次等）可以采用漢字與單位符號混寫的方式，如“萬t·km”，“t/（人·a）”等。</p><p>　　文稿敘述中不定數(shù)字之后允許用中文計量單位符號，如“幾千克至1 000kg”。</p><p>　　表達時刻時應(yīng)采用中文計量單位，如“上午8點45分”，不能寫成“8h45min”。</p>

109、<p>　　計量單位符號一律用正體。</p><p>　　2.9 外文字母的正、斜體用法</p><p>　　按照GB3100～3102－1986及GB7159－1987的規(guī)定使用，即物理量符號、物理常量、變量符號用斜體，計量單位等符號均用正體。</p><p><b>　　2.10 數(shù)字</b></p><p&

110、gt;　　按國家語言文字工作委員會等七單位1987年發(fā)布的《關(guān)于出版物上數(shù)字用法的規(guī)定》，除習(xí)慣用中文數(shù)字表示的以外，一般均采用阿拉伯?dāng)?shù)字（參照附錄3）。</p><p><b>　　2.11 公式</b></p><p>　　原則上居中書寫。若公式前有文字（如“解”、“假定”等），文字頂格書寫，公式仍居中寫。公式末不加標點。</p><p>

111、　　公式序號按章編排，如第1章第一個公式序號為“（1-1）”，附錄2中的第一個公式為（②-1）等。 </p><p>　　文中引用公式時，一般用“見式（1-1）”或“由公式（1-1）”。</p><p>　　公式中用斜線表示“除”的關(guān)系時，若分母部分為乘積應(yīng)采用括號，以免含糊不清，如a/(bcosx)。通常“乘”的關(guān)系在前，如acosx/b而不寫（a/b）cosx。</p&

112、gt;<p><b>　　2.12 插表</b></p><p>　　表格不加左、右邊線。</p><p>　　表序一般按章編排，如第1章第一個插表的序號為“表1－1”等。表序與表名之間空一格，表名中不允許使用標點符號，表名后不加標點。表序與表名置于表上，居中排寫（見附錄4）。</p><p>　　表頭設(shè)計應(yīng)簡單明了，盡量不用斜線

113、。表頭中可采用化學(xué)符號或物理量符號。</p><p>　　全表如用同一單位，將單位符號移到表頭右上角，加圓括號（見附錄4中的例2）。</p><p>　　表中數(shù)據(jù)應(yīng)正確無誤，書寫清楚。數(shù)字空缺的格內(nèi)加“—”字線（占2個數(shù)字寬度）。表內(nèi)文字和數(shù)字上、下或左、右相同時，不允許用“″”、“同上”之類的寫法，可采用通欄處理方式（見附錄4中的例2）。</p><p>　　表內(nèi)

114、文字說明不加標點。</p><p>　　文管類的插表在表下一般根據(jù)需要可增列補充材料、注解、附記、資料來源、某些指標的計算方法等。</p><p>　　表內(nèi)文字說明，起行空一格，轉(zhuǎn)行頂格，句末不加標點。表題用五號字，表內(nèi)文字及表的說明文字均用五號字，中文用宋體。</p><p>　　表格容量較大，必要時表格也可分為兩段或多段（這只能發(fā)生在轉(zhuǎn)頁時），轉(zhuǎn)頁分段后的每一續(xù)