頻率計(jì)課程設(shè)計(jì)

1、<p>　　《可編程邏輯器件及其應(yīng)用》課程設(shè)計(jì)</p><p>　　——————數(shù)字頻率計(jì)設(shè)計(jì)</p><p><b>　　總結(jié)報(bào)告</b></p><p>　　班級(jí)： 自動(dòng)1101</p><p>　　學(xué)號(hào) 姓名</p><p>

2、<b>　　目錄</b></p><p><b>　　1 技術(shù)指標(biāo)要求</b></p><p>　　2 總體方案設(shè)計(jì)（說明：方框圖、組成、各部分作用、連接關(guān)系、工作原理 ）</p><p>　　3 可編程器件邏輯功能設(shè)計(jì) </p><p>　　（1）可編程器件簡介</p><p&

3、gt;　　（2）頂層設(shè)計(jì)（頂層方框圖、組成、各部分作用、連接關(guān)系、工作原理、頂層原理圖、仿真結(jié)果圖、器件選擇、管腳鎖定、下載測試 ）</p><p>　　4 硬件制作及調(diào)試情況</p><p><b>　　5設(shè)計(jì)結(jié)果情況</b></p><p><b>　　6 心得體會(huì)</b></p><p>&l

4、t;b>　　器件清單</b></p><p><b>　　參考文獻(xiàn)</b></p><p><b>　　1 技術(shù)指標(biāo)要求</b></p><p>　　1.設(shè)計(jì)1個(gè)6位數(shù)字頻率計(jì)系統(tǒng)，頻率范圍：1—999999Hz，分辨率：1Hz；</p><p>　　2.輸入測試信號(hào)為正負(fù)對稱的幅

5、度為1V—5V之間可調(diào)的正弦波、脈沖波、三角波；</p><p>　　3.用動(dòng)態(tài)掃描技術(shù)實(shí)現(xiàn)6位數(shù)字顯示。</p><p><b>　　2 總體方案設(shè)計(jì)</b></p><p>　　根據(jù)要求，設(shè)計(jì)出總體方案，畫出系統(tǒng)總體框圖，見圖所示。</p><p>　　圖10.1 頻率計(jì)系統(tǒng)總體框圖</p><

6、p>　　各部分的組成及作用如下：</p><p>　　（1） CPLD器件：接收被測頻率信號(hào)、1Hz標(biāo)準(zhǔn)信號(hào)和動(dòng)態(tài)掃描信號(hào)，發(fā)出頻率數(shù)字信號(hào)；</p><p>　?。?） 轉(zhuǎn)換電路： 將正負(fù)對稱的幅度為1V—5V之間可調(diào)的正弦波、脈沖波、三角波轉(zhuǎn)換為同頻率的TTL脈沖波形；</p><p>　?。?） 反相驅(qū)動(dòng)電路：加大由轉(zhuǎn)換電路輸出的TTL脈沖波形的驅(qū)動(dòng)能力

7、；</p><p>　?。?） 動(dòng)態(tài)掃描顯示電路：用數(shù)碼管顯示輸出的頻率值；</p><p>　?。?） 標(biāo)準(zhǔn)脈沖電路：產(chǎn)生1Hz的標(biāo)準(zhǔn)脈沖信號(hào)和2048Hz的動(dòng)態(tài)掃描信號(hào)；</p><p>　?。?） NE555 Hz電路和單位顯示亮熄電路：使“Hz”單位一亮一熄；</p><p>　?。?） 直流穩(wěn)壓電源：給各部分電路提供電源。</

8、p><p>　　3 可編程器件邏輯功能設(shè)計(jì)</p><p>　?。?）可編程器件簡介</p><p>　　EPM7128是可編程的大規(guī)模邏輯器件，為ALTERA公司的MAX7000系列產(chǎn)品，具有高阻抗、電可擦等特點(diǎn)，可用門單元為2500個(gè)，管腳間最大延遲為5ns，工作電壓為+5V。</p><p>　?。?）頂層設(shè)計(jì)（頂層方框圖、組成、各部分作用

9、、連接關(guān)系、工作原理、頂層原理圖、仿真結(jié)果圖、器件選擇、管腳鎖定、下載測試 ）</p><p><b>　　頂層原理圖</b></p><p>　　其中：TESTCTL模塊為測頻控制器、CNT10模塊為10進(jìn)制加法計(jì)數(shù)器、 REG4B為鎖存器、動(dòng)態(tài)掃描軟件模塊包括：BCD6模塊（6進(jìn)制加法計(jì)數(shù)器）、MUX461模塊（數(shù)據(jù)選擇器）、74138模塊（3-8譯碼）和DECL

10、7S模塊（七段譯碼）。本方案用動(dòng)態(tài)掃描顯示結(jié)果.也可直接將結(jié)果靜態(tài)顯示出來(為每一位計(jì)數(shù)器輸出配譯碼和顯示)。</p><p><b>　　A 測頻模塊</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEE

11、E.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY TESTCTL IS</p><p>　　PORT(CLKK:IN STD_LOGIC;</p><p>　　CNT,RST,LOAD:OUT STD_LOGIC);</p><p>　　END TESTCTL;</p><p>　　

12、ARCHITECTURE ONE OF TESTCTL IS</p><p>　　SIGNAL DIV2CLK: STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLKK)</p><p><b>　　BEGIN</b></p>

13、<p>　　IF CLKK'EVENT AND CLKK='1' THEN</p><p>　　DIV2CLK<=NOT DIV2CLK;END IF;END PROCESS;</p><p>　　PROCESS(CLKK,DIV2CLK)</p><p><b>　　BEGIN</b></p&g

14、t;<p>　　IF CLKK='0' AND DIV2CLK='0' THEN</p><p>　　RST<='1';ELSE RST<='0'; END IF; END PROCESS;</p><p>　　LOAD<=NOT DIV2CLK; CNT<=DIV2CLK; END O

15、NE;</p><p><b>　　仿真圖</b></p><p><b>　　B 計(jì)數(shù)模塊</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY CNT10 I

16、S</p><p>　　PORT(CLK,CLR,ENA:IN STD_LOGIC;</p><p>　　CQ:OUT INTEGER RANGE 0 TO 10;</p><p>　　CNT:OUT STD_LOGIC);</p><p>　　END ENTITY CNT10;</p><p>　　ARCHITECT

17、URE BEHAV OF CNT10 IS</p><p>　　SIGNAL CQI:INTEGER RANGE 0 TO 10;</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK,CLR,ENA)</p><p><b>　　BEGIN</b></p

18、><p>　　IF CLR='1'THEN CQI<=0;</p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN</p><p>　　IF ENA='1'THEN</p><p>　　IF CQI<9 THEN CQI<=CQI+1;<

19、/p><p>　　ELSE CQI<=0;</p><p>　　END IF;END IF;END IF;</p><p>　　END PROCESS;</p><p>　　PROCESS(CQI)</p><p><b>　　BEGIN</b></p><p>　　IF

20、 CQI=9 THEN CNT<='1';</p><p>　　ELSE CNT<='0';</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p><b>　　CQ<=CQI;</b><

21、;/p><p>　　END BEHAV;</p><p><b>　　仿真圖</b></p><p><b>　　C 鎖存模塊</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p>

22、<p>　　ENTITY REG4B IS</p><p>　　PORT(LOAD:IN STD_LOGIC;</p><p>　　DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));</p><p>　　EN

23、D ENTITY REG4B;</p><p>　　ARCHITECTURE BEHAVE OF REG4B IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(LOAD,DIN)</p><p><b>　　BEGIN</b></p><p

24、>　　IF LOAD'EVENT AND LOAD='1'THEN DOUT<=DIN;</p><p>　　END IF;END PROCESS;END BEHAVE；</p><p><b>　　仿真圖</b></p><p>　　D 六進(jìn)制加法計(jì)數(shù)器模塊</p><p>　　LI

25、BRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY BCD6 IS</p><p>　　PORT(CLK,CLR:IN STD_LOGIC;</p><p

26、>　　COUNT:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0));</p><p><b>　　END BCD6;</b></p><p>　　ARCHITECTURE BEHAVIOR OF BCD6 IS</p><p><b>　　BEGIN</b></p><p&

27、gt;　　PROCESS(CLK)</p><p><b>　　BEGIN</b></p><p>　　IF(CLR='0')THEN</p><p>　　COUNT<="000";</p><p><b>　　ELSE</b></p><

28、;p>　　IF(RISING_EDGE(CLK))THEN</p><p>　　IF(COUNT="101")THEN</p><p>　　COUNT<="000";</p><p><b>　　ELSE</b></p><p>　　COUNT<=COUNT+1;

29、</p><p>　　END IF;END IF;END IF;</p><p>　　END PROCESS;END BEHAVIOR;</p><p><b>　　仿真圖</b></p><p>　　E 4個(gè)6選1數(shù)據(jù)選擇器模塊</p><p>　　LIBRARY IEEE;</p>

30、<p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY MUX441 IS PORT</p><p>　　(A,B,C,D,E,F:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　S:IN STD_LOGIC_VECTOR(2 DOWNTO 0);</p>

31、<p>　　X:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));</p><p>　　END ENTITY MUX441;</p><p>　　ARCHITECTURE ARC OF MUX441 IS </p><p><b>　　BEGIN</b></p><p>　　MUX461:

32、PROCESS(A,B,C,D,S)</p><p><b>　　BEGIN</b></p><p>　　IF S="000"THEN X<=A;</p><p>　　ELSIF S="001"THEN X<=B;</p><p>　　ELSIF S="010

33、"THEN X<=C;</p><p>　　ELSIF S="011"THEN X<=D;</p><p>　　ELSIF S="100"THEN X<=E;</p><p>　　ELSIF S="101"THEN X<=F;</p><p>　　E

34、LSIF S="110"THEN X<=E;</p><p>　　ELSIF S="111"THEN X<=F;</p><p>　　END IF;END PROCESS MUX461;END ARC;</p><p><b>　　仿真圖</b></p><p><

35、;b>　　F 7段譯碼器模塊</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY DECL7S IS</p><p>　　PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</

36、p><p>　　LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));</p><p>　　END DECL7S;</p><p>　　ARCHITECTURE ONE OF DECL7S IS</p><p><b>　　BEGIN</b></p><p>　　PROCES

37、S(A)</p><p><b>　　BEGIN</b></p><p><b>　　CASE A IS</b></p><p>　　WHEN"0000"=>LED7S<="0111111";</p><p>　　WHEN"0001&qu

38、ot;=>LED7S<="0000110";</p><p>　　WHEN"0010"=>LED7S<="1011011";</p><p>　　WHEN"0011"=>LED7S<="1001111";</p><p>　　WHE

39、N"0100"=>LED7S<="1100110";</p><p>　　WHEN"0101"=>LED7S<="1101101";</p><p>　　WHEN"0110"=>LED7S<="1111101";</p>

40、<p>　　WHEN"0111"=>LED7S<="0000111";</p><p>　　WHEN"1000"=>LED7S<="1111111";</p><p>　　WHEN"1001"=>LED7S<="1101111"

41、;;</p><p>　　WHEN OTHERS=>NULL;</p><p><b>　　END CASE;</b></p><p>　　END PROCESS;END ONE;</p><p>　　G 3-8譯碼器模塊</p><p>　　直接調(diào)用軟件里的74138器件，其輸出作為動(dòng)態(tài)掃

42、描顯示的位控端。</p><p><b>　　管腳鎖定：</b></p><p>　　FIN 鎖定2號(hào)腳</p><p>　　SMMC 鎖定83號(hào)腳</p><p>　　其余管腳鎖定普通的I/O腳</p><p>　　4 硬件制作及調(diào)試情況</p><p&

43、gt;　　脈沖產(chǎn)生電路和由D觸發(fā)器組成的二分頻電路原理圖</p><p>　　圖中電阻為10兆歐，10號(hào)腳接51pF電容，11號(hào)腳接100pF電容。</p><p>　　動(dòng)態(tài)顯示系統(tǒng)的接線原理</p><p>　　其框圖所示，由總線型數(shù)據(jù)選擇器、計(jì)數(shù)器、七段譯碼器、譯碼器等組成。</p><p><b>　　動(dòng)態(tài)掃描系統(tǒng)框圖<

44、/b></p><p><b>　　實(shí)物連接圖</b></p><p><b>　　5 設(shè)計(jì)結(jié)果情況</b></p><p>　　根據(jù)函數(shù)發(fā)生器調(diào)節(jié)頻率，數(shù)碼管顯示的頻率和發(fā)出的頻率一致，頻率調(diào)節(jié)范圍為1~999999Hz。</p><p><b>　　6 心得體會(huì)</b&

45、gt;</p><p>　　起初是一頭霧水，建立模塊不知道如何下手，兜了很大的圈子，但是后來憑借稍微扎實(shí)的功底和大膽設(shè)想，硬件電路很快就完成接線并通過測試。</p><p>　　建立模塊：一開始在模塊編輯狀態(tài)下，一個(gè)管腳一個(gè)管腳定義，并排布管腳，以及與它相應(yīng)的邏輯功能結(jié)合，就是與文本取相同的器件名，就能將定義的模塊賦予相應(yīng)的邏輯功能?？墒亲鞒鰜淼哪K外觀欠佳，不利于頂層原理圖的繪制。而且編

46、輯一旦出錯(cuò)，就難以刪除，造成不必要的麻煩。</p><p>　　但是接下來同學(xué)給了我一點(diǎn)提示，就是直接在文本編輯狀態(tài)下，輸入模塊的內(nèi)部邏輯結(jié)構(gòu)，保存為.vhd，軟件自動(dòng)生成模塊管腳圖。</p><p>　　下載測試后的硬件接線又是一大難題，老師并沒有給出硬件設(shè)計(jì)的詳細(xì)步驟。研究頂層原理圖，我一直糾結(jié)于它到底如何實(shí)現(xiàn)功能的。在研究頂層原理圖未果之后，我決定不再糾結(jié)它的內(nèi)部構(gòu)造，而是轉(zhuǎn)變思路，

47、看外部管腳如何連接。雖然內(nèi)部結(jié)構(gòu)復(fù)雜難懂，但是整個(gè)邏輯器件于外界的聯(lián)系只有管腳。</p><p>　　可能我的出發(fā)點(diǎn)是對的，在硬件電路連接成功后，我才漸漸發(fā)現(xiàn)可邏輯編程器件的真正作用，它能完成各種模塊不同組合下的邏輯功能，這樣有利于電路的集成。</p><p><b>　　器件清單</b></p><p>　　EPM7128

48、 可編程邏輯器件</p><p>　　CD4060 14位2進(jìn)制分頻器</p><p>　　74LS74 雙上升沿D觸發(fā)器</p><p>　　51PF 電 容</

49、p><p>　　100PF 電 容</p><p>　　32768Hz 晶體振蕩器</p><p>　　BS207 數(shù)碼管 </p><p>　　10兆歐

50、 電 阻</p><p><b>　　連接導(dǎo)線</b></p><p><b>　　參考文獻(xiàn)</b></p><p>　　《FPGA/CPLD器件應(yīng)用》實(shí)驗(yàn)指導(dǎo)書 于衛(wèi) 管旗 蔡鈞</p><p>　　現(xiàn)代數(shù)字電路與系統(tǒng)綜合實(shí)訓(xùn)教程