eda技術(shù)及應(yīng)用課程設(shè)計(jì)---交通燈

1、<p>　　EDA技術(shù)及應(yīng)用課程設(shè)計(jì)</p><p>　　設(shè)計(jì)題目：交通燈控制器的設(shè)計(jì)</p><p>　　學(xué)生姓名 </p><p>　　學(xué) 號(hào) </p><p>　　專(zhuān)業(yè)班級(jí) 電信0801班 </p><p>　　同 組

2、 人 </p><p>　　課設(shè)題目：交通燈控制器</p><p><b>　　設(shè)計(jì)要求</b></p><p>　　設(shè)計(jì)一個(gè)由一條主干道和一條支干道的十字路口的交通燈控制器，具體要求如下：</p><p>　　主、支干道各設(shè)有一個(gè)綠、黃、紅指示燈，2個(gè)顯示數(shù)碼管。</p>&

3、lt;p>　　主干道處于常允許通行狀態(tài)，而支干道有車(chē)來(lái)才允許通行。當(dāng)主干道允許通行亮綠燈時(shí)，支干道亮紅燈。當(dāng)支干道允許通行亮綠燈時(shí)，主干道亮紅燈。</p><p>　　當(dāng)主、支干道均有車(chē)時(shí)，兩者交替允許通行，主干道每次放行45s，支干道每次放行25s，由亮綠燈變成亮紅燈轉(zhuǎn)換時(shí)，先亮5s的黃燈作為過(guò)渡，并進(jìn)行減計(jì)時(shí)顯示。</p><p><b>　　設(shè)計(jì)方案</b>

4、;</p><p><b>　　原理圖</b></p><p><b>　　各部分功能敘述</b></p><p>　　交通燈主控制器模塊JTDKZ</p><p>　　接收時(shí)鐘和主、支干道的輸入信號(hào)，控制主干道和支干道的信號(hào)燈的輸出。</p><p>　　45S計(jì)時(shí)譯碼模塊

5、CNT45S</p><p>　　完成主干道45s的計(jì)時(shí)功能。</p><p>　　5S計(jì)時(shí)譯碼模塊CNT5S</p><p>　　完成主、支干道紅綠燈轉(zhuǎn)換時(shí)，黃燈顯示的5s倒計(jì)時(shí)功能。</p><p>　　25S計(jì)時(shí)譯碼模塊CNT25S</p><p>　　完成支干道25s的計(jì)時(shí)功能。</p><

6、p>　　顯示控制模塊XSKZ</p><p>　　控制兩個(gè)數(shù)碼顯示管的輸出，使其能顯示45s、25s的計(jì)時(shí)和5s的倒計(jì)時(shí)功能。</p><p><b>　　顯示譯碼器YMQ</b></p><p><b>　　譯碼。</b></p><p><b>　　例化程序</b>&

7、lt;/p><p>　　使各個(gè)部分的功能合為一體，完成整個(gè)交通控制器的功能。</p><p><b>　　執(zhí)行過(guò)程</b></p><p>　　1、將各部分VHDL參考程序輸入軟件，編譯使其各個(gè)通過(guò)</p><p>　　交通燈主控制器模塊JTDKZ:</p><p>　　2、45S計(jì)時(shí)譯碼模塊CNT4

8、5S:</p><p>　　3、5S計(jì)時(shí)譯碼模塊CNT5S:</p><p>　　4、25S計(jì)時(shí)譯碼模塊CNT25S:</p><p>　　顯示控制模塊XSKZ:</p><p><b>　　顯示譯碼器YMQ:</b></p><p>　　7、頂層原件例化程序及其編譯</p><

9、;p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　entity jiaotd is&l

10、t;/p><p>　　port( sm: in std_logic;</p><p>　　clk: in std_logic;</p><p>　　sb: in std_logic;</p><p>　　mr,br: out std_logic;</p><p>　　my,mg,by,bg: out std_logic;

11、</p><p>　　dout1,dout2: out std_logic_vector( 6 downto 0)</p><p><b>　　);</b></p><p><b>　　end;</b></p><p>　　architecture arc of jiaotd is</p>

12、;<p>　　component jtdkz is</p><p>　　port(clk,sm,sb:in std_logic;</p><p>　　mr,my,mg,br,by,bg:out std_logic);</p><p>　　end component;</p><p>　　component CNT45S is&l

13、t;/p><p>　　port(SB,CLK,EN45:IN STD_LOGIC;</p><p>　　DOUT45M,DOUT45B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)</p><p><b>　　);</b></p><p>　　end component;</p><p

14、>　　component CNT05S IS</p><p>　　PORT(CLK,EN05M,EN05B:IN STD_LOGIC;</p><p>　　DOUT5:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)</p><p><b>　　);</b></p><p>　　end compon

15、ent;</p><p>　　component CNT25S IS</p><p>　　PORT(SB,SM,CLK,EN25:IN STD_LOGIC;</p><p>　　DOUT25M,DOUT25B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)</p><p><b>　　);</b><

16、;/p><p>　　end component;</p><p>　　component XSKZ IS</p><p>　　PORT(EN45,EN25,EN05M,EN05B:IN STD_LOGIC;</p><p>　　AIN45M,AIN45B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);</p>&l

17、t;p>　　AIN25M,AIN25B,AIN05:IN STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p>　　DOUTM:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p>　　DOUTB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)</p><p><b>　　);&l

18、t;/b></p><p>　　end component;</p><p>　　component YMQ IS</p><p>　　PORT(AIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　DOUT7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)</p>

19、<p><b>　　);</b></p><p>　　end component;</p><p>　　signal dout4: std_logic_vector( 6 downto 0);</p><p>　　signal my1,mg1,by1,bg1,en45,en25,en05m,en05b: std_logic;<

20、;/p><p>　　signal mr1,br1: std_logic;</p><p>　　signal dout45m,dout45b,dout25m,dout25b,dout5,ain45m,ain45b,ain25b,ain25m,ain05m,doutm,doutb:STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p>　　signal

21、dout3: std_logic_vector( 6 downto 0);</p><p><b>　　begin</b></p><p>　　mg<=not mg1;</p><p>　　my<=not my1;</p><p>　　bg<=not bg1;</p><p>　

22、　by<=not by1;</p><p>　　mr<=not mr1;</p><p>　　br<=not br1;</p><p>　　u1: jtdkz port map ( clk=>clk,sm=>sm,sb=>sb,mr=>mr1,my=>my1,mg=>mg1,br=>br1,by=>b

23、y1,bg=>bg1);</p><p>　　u2: cnt45s port map ( clk=>clk,sb=>sb,en45=>mg1,dout45m=>dout45m,dout45b=>dout45b);</p><p>　　u3: cnt05s port map ( clk=>clk,en05m=>my1,en05b=>by1

24、,dout5=>dout5);</p><p>　　u4: cnt25s port map ( clk=>clk,sb=>sb,sm=>sm,en25=>bg1,dout25m=>dout25m,dout25b=>dout25b);</p><p>　　u5: xskz port map ( en45=>mg1,en25=>bg1,en

25、05m=>my1,en05b=>by1,ain45m=>dout45m,</p><p>　　ain45b=>dout45b,ain25m=>dout25m,ain25b=>dout25b,ain05=>dout5);</p><p>　　u6: ymq port map ( ain4=>doutm(3 downto 0),dout7=>

26、;dout1);</p><p>　　U7: ymq port map ( ain4=>doutm(7 downto 4),dout7=>dout2);</p><p>　　U8: ymq port map ( ain4=>doutb(3 downto 0),dout7=>dout3);</p><p>　　U9: ymq port map

27、( ain4=>doutb(7 downto 4),dout7=>dout4);</p><p><b>　　end arc;</b></p><p><b>　　頂層程序編譯</b></p><p>　　2、將所有程序進(jìn)行器件適配，成功后設(shè)定管腳</p><p><b>　　

28、3、下載程序</b></p><p><b>　　課程設(shè)計(jì)總結(jié)</b></p><p>　　通過(guò)這次的數(shù)字電路硬件課程設(shè)計(jì)，我學(xué)會(huì)了如何利用軟件將通用的可編程硬件變成自己想要的功能的硬件。也對(duì)用VHDL語(yǔ)言進(jìn)行編程有了直觀的感受，尤其是關(guān)于原件例化的程序，通過(guò)不斷的修改和編譯，終于使其實(shí)現(xiàn)了它的功能。由于這次設(shè)計(jì)之前并沒(méi)有一個(gè)很好的思路，所以在后續(xù)的編寫(xiě)和