DSP芯片中的鎖相環(huán)研究與設計.pdf

1、隨著集成電路設計工藝水平的不斷提高，高性能、低成本已成為SOC芯片設計的主要挑戰(zhàn)，作為片上時鐘發(fā)生器鎖相環(huán)的設計變得非常關(guān)鍵。電荷泵鎖相環(huán)具有易于集成、低功耗、低抖動、頻率牽引范圍大和靜態(tài)相位誤差小等優(yōu)點，成為了當前數(shù)字鎖相環(huán)產(chǎn)品的主流。 本文設計了一款面向16位定點DSP芯片的三階電荷泵鎖相環(huán)。文章在深入分析電荷泵鎖相環(huán)設計理論的基礎上，根據(jù)DSP芯片對鎖相環(huán)的具體應用要求，確定了鎖相環(huán)的總體電路結(jié)構(gòu)和各項性能參數(shù)。然后將各項

2、參數(shù)指標分到各個模塊上，進行單元電路的設計。在單元電路的設計時，論文重點討論并解決了下述問題： 1)鑒頻鑒相器的優(yōu)化設計，在降低死區(qū)的同時，有效地增加鑒相帶寬； 2)采用開關(guān)在源極的新型電荷泵結(jié)構(gòu)，在消除電荷共享效應的同時，具有開關(guān)加速的功能以及很高的電流匹配精度； 3)使用二階無源RC環(huán)路濾波器降低了輸出紋波，并對濾波器參數(shù)進行了優(yōu)化設計; 4)壓控振蕩器采用四級延遲單元的環(huán)形振蕩器，每級采用RS觸發(fā)結(jié)

3、構(gòu)來產(chǎn)生差分輸出信號，在有效降低靜態(tài)功耗的同時，具有較好的抗噪聲能力； 5)采用全定制設計的可編程分頻器，在盡可能的減少設計單元的同時，實現(xiàn)對輸出不同頻率的調(diào)節(jié)要求。 所設計的電荷泵鎖相環(huán)采用SMIC0.35gmCMOS工藝實現(xiàn)，5V電源供電，其面積為502μm×496μm。仿真結(jié)果表明，鎖相環(huán)的頻率捕獲范圍為2MHz～60MHz，在VCO輸出頻率為20MHz時，環(huán)路的鎖定時間為12.7μs，抖動的峰峰值小于512ps，