高k柵介質(zhì)硅MOS器件柵極漏電流模型及制備工藝研究.pdf

1、隨著MOSFET特征尺寸的不斷減小,Si基MOS器件的發(fā)展不斷逼近其物理極限,柵極漏電的增加直接導致器件不能正常工作,為減小柵極漏電,選用合適的高k材料替代SiO2作為柵介質(zhì)是一種可行的方法。然而,當高k柵介質(zhì)的物理厚度可以和器件的溝道長度相比擬時,除了短溝道效應、漏致勢壘降低效應外,邊緣場效應對MOSFET電學特性的影響也越來越嚴重。針對這些現(xiàn)象,本文在理論方面,建立起考慮邊緣場效應的柵極漏電流模型。在實驗方面,重點研究了HfTaON

2、柵介質(zhì)的制備工藝及疊層柵介質(zhì)結(jié)構(gòu)對MOS器件電特性的影響。
　　為了精確地考慮邊緣場效應,采用保形變換方法得到了小尺寸高k柵介質(zhì)MOSFET邊緣電容模型。得到了高k柵介質(zhì)MOS器件沿溝道方向表面電勢的解析分布。通過對不同k值界面層的模擬,發(fā)現(xiàn)低k值的側(cè)墻有利于提高器件的柵控能力,從而提高器件的性能。
　　考慮邊緣場效應、柵極多晶硅耗盡效應以及高場下的量子化效應,使用MWKB的方法計算了MOS器件的柵極漏電流。討論了不同柵氧化

3、層厚度下隧穿電流與柵壓的關系以及邊緣場效應對柵極漏電流的影響。模擬結(jié)果與實驗數(shù)據(jù)吻合。
　　實驗方面研究了MOS器件的制備工藝,對HfTaO柵介質(zhì)進行淀積后退火(PDA)處理,制備并研究了HfTaON/TaON、HfTaON/AlON、HfTaON/HfON、HfTaO/AlON具有不同界面層的疊層高k柵介質(zhì)樣品。摻入Al元素,能形成一種Hf-Al-O的“熵穩(wěn)定”的亞穩(wěn)態(tài)結(jié)構(gòu),增加介質(zhì)結(jié)晶穩(wěn)定,減小界面態(tài)密度;摻入N元素,能使器件