分片式處理器上非均勻一致Cache的設(shè)計(jì)與優(yōu)化.pdf

1、分片式處理器能夠很好地應(yīng)對納米工藝代芯片設(shè)計(jì)中存在的功耗、線延遲和設(shè)計(jì)復(fù)雜性問題，充分地利用日益增長的片上晶體管資源以提升應(yīng)用的性能，但對其上的Cache設(shè)計(jì)提出了新的要求。一方面，需要有分片式的Cache結(jié)構(gòu)以滿足大量執(zhí)行單元的并發(fā)訪存需求；另一方面，需要有分布式內(nèi)存依賴解析機(jī)制以保證分布式的訪存順序。與傳統(tǒng)的全局控制的Cache結(jié)構(gòu)相比，非均勻一致Cache結(jié)構(gòu)(NUCA，Non-Uniform Cache Architecture

2、)能夠滿足上述要求，更好地適應(yīng)分片式處理器體系結(jié)構(gòu)。本文設(shè)計(jì)了分片式處理器上的非均勻一致的二級和一級Cache結(jié)構(gòu)，并根據(jù)分片式處理器中特有的訪存特征對非均勻一致的一級Cache的結(jié)構(gòu)進(jìn)行優(yōu)化，提出了Load本地化執(zhí)行模型，最終評估了模型的性能和開銷。該研究工作對分片式處理器上Cache結(jié)構(gòu)的設(shè)計(jì)具有一定的指導(dǎo)意義。 本文對非均勻一致二級和一級Cache的設(shè)計(jì)和優(yōu)化均基于實(shí)驗(yàn)室所研究的分片式處理器-指令級并行核(TPA-PI，T

3、iled Processor Architecture-Processor For ILP)。主要研究成果包括：(1)為TPA-PI設(shè)計(jì)了非均勻一致二級Cache，設(shè)計(jì)包括：靜態(tài)數(shù)據(jù)映射方式，片上網(wǎng)絡(luò)互連，Cache Bank內(nèi)部結(jié)構(gòu)，Cache事務(wù)處理邏輯，以及Cache流水線。并使用C語言編寫了面向硬件實(shí)現(xiàn)的TPA-PI的二級Cache模擬器。該部分亦可以作為普適的靜態(tài)非均勻一致Cache的設(shè)計(jì)實(shí)例。(2)針對TPA-PI上非均勻一

4、致一級Cache中存在的Load指令的長路由延遲問題，進(jìn)行了相關(guān)的設(shè)計(jì)優(yōu)化。首先剖析了結(jié)構(gòu)中的訪存行為特征，并根據(jù)Load指令數(shù)據(jù)端和發(fā)射端不一致的情況，分析其中可能獲得的性能提升潛力，據(jù)此設(shè)計(jì)了Load本地化執(zhí)行的優(yōu)化模型，并設(shè)計(jì)了多種拷貝策略和一致性維護(hù)策略以控制拷貝和Store廣播的開銷。(3)從功能和時(shí)序模擬兩個(gè)方面評估了Load本地化執(zhí)行模型的性能和開銷。經(jīng)實(shí)驗(yàn)觀測，基本模型可以獲得平均5.72％的性能提升，拷貝開銷對于Cac