對(duì)“緩存管理”邏輯進(jìn)行EDA驗(yàn)證.pdf

1、“緩存管理”邏輯是對(duì)SRAM（Static Random Access Memory）的地址進(jìn)行回收、釋放控制的數(shù)字邏輯電路，依據(jù)其在具體交換網(wǎng)芯片中的應(yīng)用場(chǎng)景，重點(diǎn)驗(yàn)證寄存器測(cè)試、復(fù)位測(cè)試、緩存地址申請(qǐng)、緩存地址釋放、輸出路徑選擇功能、不同工作模式緩存共享、線速處理等功能。 VMM（verification methodology manual for System Verilog）驗(yàn)證方法學(xué)提供一些公用的“基類”，并有一套

2、有效的驗(yàn)證架構(gòu)，有助于減少驗(yàn)證的時(shí)間，同時(shí)還借助于定義驗(yàn)證方法學(xué)的機(jī)會(huì)定義了一些標(biāo)準(zhǔn)，以便使創(chuàng)建可移植的驗(yàn)證環(huán)境和組件成為可能。System Verilog語(yǔ)言是一種直觀的、面向?qū)ο蟮母呒?jí)編程語(yǔ)言，能使激勵(lì)的產(chǎn)生實(shí)現(xiàn)最大的隨機(jī)化?；谶@一切使驗(yàn)證環(huán)境的搭建更加簡(jiǎn)單、高效、準(zhǔn)確和實(shí)用。 本論文討論如何采用System Verilog語(yǔ)言和VMM驗(yàn)證方法學(xué)搭建完全自動(dòng)化的驗(yàn)證平臺(tái)，并對(duì)“緩存管理”邏輯進(jìn)行測(cè)試。最終實(shí)現(xiàn)了一個(gè)以隨機(jī)測(cè)