DSP數(shù)據(jù)緩存的設計與驗證.pdf

1、隨著多媒體移動通信的應用需求越來越大，對嵌入式處理器操作系統(tǒng)支持、協(xié)議控制和數(shù)據(jù)運算能力的要求越來越高。因此，融合 MCU與 DSP特性的嵌入式 DSP成為一個重要研究方向，其數(shù)據(jù)緩存的設計也具有重要意義。本文根據(jù)融合架構的ZW100 DSP設計了基于可配置的Cache與便箋存儲器(SPR)的數(shù)據(jù)緩存架構。
　　本文首先對緩存基本原理進行了分析，以性能功耗比為指標評價各種優(yōu)化Cache的策略，確定數(shù)據(jù)緩存的基本參數(shù)。該數(shù)據(jù)緩存模塊

2、以兩路組相聯(lián)、最近最少使用替換算法(LRU)為基礎結構，并使用虛擬地址進行索引，物理地址判斷是否命中以及同時對Cache存儲體和Tag存儲體進行訪問的方法來加快訪問速度；為了更好的維護存儲一致性，加入了Cache管理指令，來滿足開發(fā)人員對 Cache進行控制的需求；針對 ZW100數(shù)據(jù)緩存可配置的特性設計了特殊寄存器模塊來實現(xiàn)對不同大小緩存的支持；為了減少缺失代價，數(shù)據(jù)緩存控制模塊中加入了Line Buffer，可及時向 DSP返回所訪

3、問的關鍵雙字，并且為了加快沒有主 Cache存在時的訪存效率，為該 Line Buffer加入了Nano-Cache模式；為了加快上下文切換速度，設計了128位的上下文切換接口，擴展了上下文切換區(qū)域(CSA)位于 SPR時上下文切換的帶寬，并且加入了上下文操作模塊來處理 CSA不位于 SPR時的情況；另外，設計了高速片上總線接口，使該模塊方便的與其他模塊進行互聯(lián)；并在數(shù)據(jù)通路中進行了優(yōu)化，滿足 DSP和其他總線 Master對 SPR的