PipelineADC行為模型建模與仿真.pdf

1、近幾年來，無線通信和移動多媒體、手持終端市場的快速增長，使得具有高速、高精度、低功耗優(yōu)點的Pipeline ADC得到了廣泛應(yīng)用，加快對Pipeline ADC的研發(fā)速度成為當(dāng)務(wù)之急。為了加快Pipeline ADC的系統(tǒng)級設(shè)計速度，本文研究了Pipeline ADC行為模型的建模和系統(tǒng)優(yōu)化方法。
　　首先通過對Pipeline ADC系統(tǒng)的主要組成單元－采樣保持電路、子ADC電路、MDAC電路和誤差校正電路的工作原理的分析，了解

2、建模時所需要考慮的主要問題和應(yīng)采用的建模方法。在建立采樣保持電路和MDAC電路的模型時主要考慮了運(yùn)放的有限建立誤差。通過對典型的采樣保持電路和MDAC電路行為的分析，建立電路的二階數(shù)學(xué)模型，然后根據(jù)此數(shù)學(xué)模型建立基于MATLAB/SIMULINK環(huán)境下的模型。對于子ADC電路和數(shù)字誤差校正電路，先建立它們在理想情況下的模型，然后將主要誤差源加入到這個理想模型中，從而得到其最終的模型。此外，還考慮了開關(guān)的導(dǎo)通電阻、時鐘抖動、主要噪聲源和電

3、容失配等誤差源對系統(tǒng)性能的影響，并分別建立了它們的模型。
　　基于噪聲與功耗之間的約束關(guān)系，結(jié)合中芯國際0.18μm/1.8V的工藝庫信息，對12位100Msps的Pipeline ADC進(jìn)行了系統(tǒng)功耗優(yōu)化設(shè)計。在噪聲引起系統(tǒng)信噪比下降3dB的限制條件下，系統(tǒng)功耗最小時的系統(tǒng)結(jié)構(gòu)為(3.5+1.5×7+2)。在滿幅范圍VFS為2V時，優(yōu)化得到的首級采樣保持電路的最小采樣電容為1.43pF，后面各級的采樣電容值分別為(0.62pF+

4、0.25pF+0.125pF+0.1pF×5)。在系統(tǒng)結(jié)構(gòu)確定后，結(jié)合各級對輸出精度的要求，對組成Pipeline ADC的關(guān)鍵部分－運(yùn)放的設(shè)計參數(shù)進(jìn)行了優(yōu)化設(shè)計。從優(yōu)化結(jié)果可以看出，系統(tǒng)對于采樣保持電路和首級3.5位MDAC的要求最高，它們性能的好壞對于整個系統(tǒng)性能有很大影響，而對后級的設(shè)計要求則會逐級放寬。
　　最后設(shè)計實際電路對所建立的行為模型進(jìn)行驗證。仿真結(jié)果表明所建立的行為模型與實際電路之間相差很小，模型能很好地反映電路