B3G測試平臺的軟硬件開發(fā).pdf

1、在B3G項目(國家“863”FuTURE計劃)中，電子科技大學(xué)負責(zé)下行鏈路設(shè)計，主要是基于現(xiàn)場可編程門陣列(FPGA)進行開發(fā)。B3G項目需要開發(fā)專用的調(diào)試工具(B3G測試平臺)將各模塊計算產(chǎn)生的大量數(shù)據(jù)傳輸?shù)接嬎銠C上，再通過仿真鏈路來驗證模塊的設(shè)計。B3G測試平臺還提供了誤碼率測試的功能。 B3G測試平臺的硬件是基于內(nèi)嵌PowerPCTM405硬核的FPGA進行開發(fā)。在PowerPCTM405的外圍總線上開發(fā)了串口控制器、B3

2、G測試工具、雙倍數(shù)據(jù)流(DDR)內(nèi)存控制器、中斷控制器等外設(shè)；整個系統(tǒng)還需要時鐘、輔助邏輯等模塊；為了方便B3G測試平臺的調(diào)試，將ChipScopeTM核也嵌入到了平臺中。 串口控制器實現(xiàn)了兼容RS232C協(xié)議的串口異步發(fā)送和接收數(shù)據(jù)的功能，它是PowerPCTM405和計算機進行通信的硬件基礎(chǔ)。 B3G測試工具基于Aurora協(xié)議實現(xiàn)了高速數(shù)據(jù)流(傳輸速率為Gbps)的傳輸，數(shù)據(jù)先保存在DDR內(nèi)存中，再通過串口將數(shù)據(jù)傳

3、送到計算機上，以便對數(shù)據(jù)進行分析。通過這種方式來驗證B3G項目的各個模塊設(shè)計。B3G測試工具還利用了偽隨機(PN)序列對整個系統(tǒng)進行誤比特率(BER)的測試。 時鐘模塊通過數(shù)字時鐘管理器(DCM)為整個系統(tǒng)提供所需的時鐘。而輔助邏輯主要是用來捕獲并鎖定PowerPCTM405的處理器局部總線(PLB)和片上外圍總線(OPB)的錯誤，并通過LED燈進行顯示。 B3G測試平臺的軟件一部分是嵌入在FPGA內(nèi)部的，還有一部分是在