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文檔簡介
1、CMOS電路的動態(tài)功耗大約占全部功耗的70%~90%。利用低功耗優(yōu)化技術減少電路節(jié)點的無用狀態(tài)翻轉可以顯著的降低動態(tài)功耗。針對當前憑經驗機械套用低功耗優(yōu)化技術的現狀,本論文提出了一種基于典型功能仿真和代碼解析以及建立可擴充低功耗優(yōu)化技術庫的寄存器傳輸級(RTL)功耗優(yōu)化方法,并使用軟件編程完成兩個工具米實現這一方法。使用Verilog PLI(programming language interface)編程實現電路節(jié)點狀態(tài)翻轉信息獲取
2、工具(verilog lp)。使用Perl(practical extraction and reporting Ianguage)語言編程實現RTL源代碼功耗優(yōu)化工具(optRT L.Pl)。功耗優(yōu)化工具解析RTL源代碼、生成邏輯表達式的邏輯樹并且找出適合于邏輯重組、預計算和操作隔離三種低功耗優(yōu)化技術的電路結構;同時工具參照電路節(jié)點狀態(tài)翻轉信息給出功耗優(yōu)化指導信息。一個基于我們的RTL低功耗優(yōu)化方法的設計/優(yōu)化流程被推薦并使用對實際設
3、計進行測試。測試結果表明優(yōu)化程序可以排除掉大多數在電路當前工作狀態(tài)下不適合優(yōu)化的對象。參照優(yōu)化指導信息可以準確地判斷出最終的優(yōu)化對象以及適用的優(yōu)化技術。實驗結果顯示使用操作隔離和預計算技術可以明顯的降低包含算術/比較操作電路的功耗。優(yōu)化前后電路總的節(jié)約功耗占優(yōu)化前優(yōu)化對象功耗的17%~30%。在優(yōu)化電路的某些特定工作狀態(tài)中,這一比例甚至達到60%。實驗結果也顯示在功耗優(yōu)化的同時電路的性能和面積開始惡化。所以在做低功耗優(yōu)化時需要在功耗、面
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