工藝參數(shù)變化下的時(shí)鐘偏差分析與優(yōu)化算法研究.pdf

1、集成電路設(shè)計(jì)和工藝技術(shù)的飛速發(fā)展，以及應(yīng)用市場(chǎng)不斷增長(zhǎng)的需求，對(duì)高性能電路特別是高速、低功耗SOC設(shè)計(jì)提出了更高的要求。而時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)的研究，是高性能SOC設(shè)計(jì)中最有挑戰(zhàn)性最重要的部分之一。深亞微米集成電路工藝條件下，工藝參數(shù)的變化嚴(yán)重地影響了電路的性能，集成電路設(shè)計(jì)和集成電路工藝的聯(lián)系愈來(lái)愈緊密，可制造性設(shè)計(jì)成為最近幾年集成電路CAD領(lǐng)域的研究熱點(diǎn)。如何設(shè)計(jì)對(duì)工藝參數(shù)變化有容忍性的時(shí)鐘網(wǎng)絡(luò)是可制造性設(shè)計(jì)研究中的一個(gè)分支。其中，時(shí)鐘偏差

2、分析與優(yōu)化是時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)中的兩個(gè)很重要的步驟。本文的研究?jī)?nèi)容是工藝參數(shù)變化下的時(shí)鐘偏差分析與優(yōu)化。 工藝參數(shù)的變化引起時(shí)鐘偏差的不確定性，這種不確定性嚴(yán)重影響了高速時(shí)鐘網(wǎng)絡(luò)的性能。在考慮工藝參數(shù)變化的時(shí)鐘偏差分析方面，本文首先提出電路裁減的方法，以降低電路的規(guī)模。然后建立基于仿射算術(shù)的緩沖器和互連線延時(shí)模型，提出自底而上的時(shí)鐘偏差邊界估計(jì)算法BU-AA和自頂往下的時(shí)鐘偏差概率分布估計(jì)算法TD-AA，自頂往下的算法還可以計(jì)算每條時(shí)

3、鐘路徑成為最長(zhǎng)路徑的概率。通過(guò)與蒙特卡羅方法結(jié)果的比較，驗(yàn)證了本文的算法的有效性。 考慮工藝參數(shù)變化的時(shí)鐘偏差優(yōu)化方面，在國(guó)內(nèi)外已發(fā)表的算法基礎(chǔ)上，本文主要研究在固定時(shí)鐘周期下時(shí)序成品率驅(qū)動(dòng)的時(shí)鐘偏差優(yōu)化算法。首先，將傳統(tǒng)的時(shí)序約束圖拓展為統(tǒng)計(jì)時(shí)序約束圖。利用統(tǒng)計(jì)靜態(tài)時(shí)序分析的結(jié)果，將時(shí)序電路轉(zhuǎn)化為統(tǒng)計(jì)時(shí)序約束圖。然后，提出一個(gè)新的判斷關(guān)鍵環(huán)的標(biāo)準(zhǔn)，利用最小費(fèi)用/時(shí)間比值環(huán)算法尋找關(guān)鍵環(huán)，并按比例分配關(guān)鍵環(huán)中的時(shí)鐘偏差安全余量。