基于FPGA的低相噪DDS的設(shè)計與實現(xiàn).pdf

1、直接數(shù)字頻率合成DDS( Direct Digital Frequency Synthesizer )技術(shù)的發(fā)明和應(yīng)用是頻率合成領(lǐng)域里的一次革命。隨著數(shù)字電路和微電子技術(shù)的發(fā)展,DDS技術(shù)日益顯露出它的優(yōu)越性。目前,DDS技術(shù)己經(jīng)在通信、雷達(dá)、電子對抗和儀器儀表等領(lǐng)域得到了十分廣泛的應(yīng)用。直接數(shù)字頻率合成器是一種全數(shù)字化的頻率合成器,由相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器和低通濾波器構(gòu)成。它具有頻率分辨率高、頻率切換速度快、頻率切換時相位

2、連續(xù)等優(yōu)點,但DDS輸出信號雜散較大,這一點限制了它的進一步推廣應(yīng)用。本課題是基于FPGA為核心實現(xiàn)的。使用Xilinx公司的Spartan-3E系列的XC3S100E,整個系統(tǒng)由Verilog HDL語言編程,開發(fā)軟件為ISE8.2i,DDS頻率分辨率可達(dá)0.035Hz。經(jīng)過仿真分析,證實了所采用的優(yōu)化設(shè)計方法對輸出信號數(shù)字譜的改善達(dá)到了30dB。本文首先介紹了基于現(xiàn)場可編程門陣列(FPGA )實現(xiàn)DDS技術(shù)的意義并介紹了DDS的現(xiàn)狀

3、和發(fā)展；然后介紹了DDS的基本理論,對其輸出信號的頻譜進行了分析,其中重點討論了相位截斷對DDS輸出頻譜的影響并進行了仿真；接著介紹了FPGA的基本結(jié)構(gòu)和開發(fā)流程,對實現(xiàn)DDS各個模塊的設(shè)計做了詳細(xì)的闡述。本設(shè)計中采用三種方法抑制雜散,第一使用改善的Nicholas相位累加器；第二將DDS專用芯片中所使用的幅度表壓縮技術(shù)用于實現(xiàn)DDS的設(shè)計中,將壓縮比提高到113.7：1,很好的改進了直接數(shù)字頻率合成的雜散抑制性能；第三采用幅度抖動注入