基于小波語音去噪的FPGA系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn).pdf

1、語音是人類信息交流最便捷、最有效的媒介物,然而在其傳輸過程中極易受到噪聲的干擾。噪聲的干擾將會嚴(yán)重影響語音信號的質(zhì)量,并且對語音信號的后續(xù)處理工作,如端點(diǎn)檢測、特征提取、語音識別等造成困難,會引起處理結(jié)果的偏差甚至錯誤。因此,對帶噪語音信號的去噪成為了信號處理中必不可少的步驟。小波去噪作為數(shù)字信號處理領(lǐng)域中的熱點(diǎn)和前沿課題,它無論是在理論研究還是在工程應(yīng)用方面都具有廣泛的價(jià)值。近年來,隨著半導(dǎo)體工藝的飛速發(fā)展,集成電路規(guī)模的日益增大以及

2、各種研發(fā)技術(shù)水平的不斷提高,語音小波去噪技術(shù)不再局限于傳統(tǒng)的理論分析、仿真設(shè)計(jì)和算法改進(jìn)等方面,而是與DSP、FPGA、ASIC等硬件平臺相結(jié)合,逐步向?qū)嵱没较虬l(fā)展。
　　本課題在前人工作的基礎(chǔ)上,研究了小波變換以及小波去噪的相關(guān)理論,重點(diǎn)探索小波閾值去噪在語音去噪中的硬件實(shí)現(xiàn),根據(jù)所要處理語音信號的特點(diǎn),通過適當(dāng)選取小波基,并在Altera FPGA上設(shè)計(jì)各個(gè)模塊,完全用硬件電路實(shí)現(xiàn)了語音小波閾值去噪系統(tǒng),進(jìn)而可用于生成一個(gè)完

3、整的硬核,以滿足不同場合對語音信號實(shí)時(shí)自適應(yīng)去噪的需求。
　　本系統(tǒng)整體設(shè)計(jì)基于DE2開發(fā)平臺,分別采用DSP Builder和Verilog HDL語言編程結(jié)合原理圖兩種硬件實(shí)現(xiàn)方式來建構(gòu)關(guān)鍵的小波閾值去噪模塊,并借助MATLAB工具對系統(tǒng)進(jìn)行軟件模型設(shè)計(jì)和仿真。這兩種硬件實(shí)現(xiàn)方式各有所長:Altera DSP Builder的操作是在MATLAB平臺下Simulink的圖形化界面中進(jìn)行的,它可以對Simulink和DSP Bu

4、ilder庫以及Altera知識產(chǎn)權(quán)核(IP MegaCore)中圖形模塊進(jìn)行調(diào)用并經(jīng)過合理布局來實(shí)現(xiàn)復(fù)雜的電子系統(tǒng)設(shè)計(jì),其設(shè)計(jì)文件經(jīng)過綜合編譯轉(zhuǎn)換后可下載至FPGA開發(fā)板,因此本系統(tǒng)正是利用DSP Builder的設(shè)計(jì)流程具有方便、直觀并能大大縮短DSP的設(shè)計(jì)周期等特點(diǎn),首先利用它對小波閾值去噪模塊進(jìn)行建構(gòu),以便于與后面用Verilog HDL語言編程結(jié)合原理圖模塊實(shí)現(xiàn)方式的對比驗(yàn)證;Verilog HDL語言編程結(jié)合原理圖的實(shí)現(xiàn)方式

5、能夠優(yōu)化系統(tǒng)設(shè)計(jì),減少資源耗用,并且編譯速度較快。
　　本論文的核心內(nèi)容在于以下幾個(gè)方面:(1)在對小波變換以及小波去噪的相關(guān)理論回顧的基礎(chǔ)上,闡述了用FIR濾波器、上下采樣單元來構(gòu)造小波濾波器的可行性設(shè)計(jì)。(2)研究并構(gòu)建能夠在硬件上自適應(yīng)求取閾值的閾值計(jì)算模塊,從而加大系統(tǒng)應(yīng)用的適應(yīng)性。(3)通過仿真實(shí)驗(yàn)研究最佳的閾值函數(shù)設(shè)定方法,并對FIR濾波器的建構(gòu)方式進(jìn)行了對比研究,從中選取較優(yōu)的方案應(yīng)用于實(shí)現(xiàn)小波閾值去噪模塊。(4)分