基于FPGA系統(tǒng)的ADPCM編解碼應(yīng)用.pdf

1、集成技術(shù)的快速發(fā)展推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)的發(fā)展?，F(xiàn)有的數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)大多基于DSP或?qū)Ｓ肁SIC芯片方案,存在以下這些問(wèn)題,比如:高速性能不好,升級(jí)配置不靈活,給工程師的開(kāi)發(fā)增加了難度等。在這樣一個(gè)開(kāi)發(fā)周期要短,成本要低,性能要好的市場(chǎng)督導(dǎo)下,這種陳舊的開(kāi)發(fā)方式明顯不具備市場(chǎng)競(jìng)爭(zhēng)力。而可編程邏輯器件FPGA的日趨成熟與強(qiáng)大為語(yǔ)音信號(hào)處理提供了一種新的開(kāi)發(fā)方式。它不但可以提高語(yǔ)音處理速度,同時(shí)使系統(tǒng)的升級(jí)與配置更加靈活。
　　

2、 本論文研究采用FPGA系統(tǒng)實(shí)現(xiàn)ADPCM編解碼的應(yīng)用。ADPCM算法是一種針對(duì)16-bit聲音波形數(shù)據(jù)的壓縮算法,具有空間消耗低,語(yǔ)音質(zhì)量高等特點(diǎn)。與以往一些研究不同的是,本論文并不是完全采用常見(jiàn)的C語(yǔ)言或者是Verilog硬件描述語(yǔ)言來(lái)實(shí)現(xiàn)ADPCM編解碼,而是著重在如何結(jié)合Altera公司提供的SOPC(System-on-a-Programmable Chip)Builder和NIOSⅡ嵌入式處理器開(kāi)發(fā)完成ADPCM算法。除了

3、Verilog硬件描述語(yǔ)言和C語(yǔ)言的使用,同時(shí)還增加了NIOSⅡ系統(tǒng)自帶的函數(shù)庫(kù)的調(diào)用以及SOPC系統(tǒng)的創(chuàng)建。這是一種全新的嘗試,也為音頻信號(hào)的應(yīng)用開(kāi)發(fā)提供了一種新的方式。
　　 本論文從系統(tǒng)開(kāi)發(fā)板的設(shè)計(jì)入手,介紹了開(kāi)發(fā)板的架構(gòu)和可以實(shí)現(xiàn)的功能,以及開(kāi)發(fā)系統(tǒng)如何選擇相關(guān)芯片和實(shí)現(xiàn)實(shí)際應(yīng)用電路,使閱讀者對(duì)整個(gè)開(kāi)發(fā)系統(tǒng)有充分的認(rèn)識(shí)。接著介紹了語(yǔ)音壓縮編碼的發(fā)展歷程,現(xiàn)狀和常用壓縮算法的分類(lèi),其中重點(diǎn)介紹了ADPCM算法的原理。然后重