基于FPGA信道編解碼算法的實(shí)現(xiàn).pdf

1、信息碼元在信道中進(jìn)行傳輸容易受到干擾而產(chǎn)生錯(cuò)碼。一方面通信系統(tǒng)要求對(duì)錯(cuò)碼能夠進(jìn)行糾正，因此通過(guò)對(duì)信道中傳輸?shù)拇a元進(jìn)行編碼來(lái)實(shí)現(xiàn)信息可靠地傳輸。另一方面要求對(duì)編解碼算法的實(shí)現(xiàn)要快速高效、實(shí)時(shí)性強(qiáng)。隨著通信業(yè)務(wù)種類(lèi)越來(lái)越多樣化、復(fù)雜化，需要處理的信息數(shù)據(jù)量越來(lái)越龐大，采用傳統(tǒng)的軟件串行處理的方法不足以滿(mǎn)足信道編解碼算法實(shí)時(shí)快速實(shí)現(xiàn)的需求?，F(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array，F(xiàn)PGA）具有的并行運(yùn)算和

2、流水線(xiàn)設(shè)計(jì)方法為解決此類(lèi)問(wèn)題提供了新的途徑。
　　本文針對(duì)信道編碼中的糾錯(cuò)能力較強(qiáng)的兩種碼型，即BCH碼和卷積碼的編解碼算法進(jìn)行了研究，通過(guò)具體的(15，7)BCH碼和(2，1，2)卷積碼的編解碼算法的過(guò)程展示，說(shuō)明了這兩種碼型的一般編解碼方法。同時(shí)充分考慮硬件實(shí)現(xiàn)信道編解碼算法的特點(diǎn)，有效挖掘算法內(nèi)在的并行性，通過(guò)流水線(xiàn)設(shè)計(jì)，對(duì)兩種碼型的編解碼算法進(jìn)行了FPGA的實(shí)現(xiàn)，提高了信道編解碼算法的實(shí)現(xiàn)速度。采用FPGA構(gòu)建了一個(gè)驗(yàn)證信

3、道編解碼算法的硬件仿真平臺(tái)，在此驗(yàn)證平臺(tái)上，實(shí)現(xiàn)了信道編解碼算法。
　　信道編解碼算法驗(yàn)證平臺(tái)的設(shè)計(jì)及各個(gè)模塊功能的實(shí)現(xiàn)，都是基于A(yíng)ltera提供的FPGA開(kāi)發(fā)環(huán)境QuartusⅡ以及第三方仿真軟件Modelsim進(jìn)行的。針對(duì)本文算法的硬件功能仿真驗(yàn)證及仿真波形的觀(guān)察，表明了利用FPGA進(jìn)行信道編解碼算法的合理性及有效性，對(duì)編解碼算法的實(shí)現(xiàn)和糾錯(cuò)過(guò)程的實(shí)現(xiàn)都具有良好的處理效果。本文的研究對(duì)FPGA在信道編解碼中的應(yīng)用做了有益的嘗試