基于低電壓高精度12-bit SAR ADC設(shè)計(jì).pdf

1、隨著微電子技術(shù)的迅速發(fā)展，尤其是數(shù)字計(jì)算和信號(hào)處理技術(shù)的廣泛應(yīng)用，用數(shù)字電路處理模擬信號(hào)的情況日益普遍。所以模擬信號(hào)數(shù)字化是信息技術(shù)的發(fā)展趨勢，而模數(shù)轉(zhuǎn)換器在其中扮演著重要的角色。逐次逼近式A/D轉(zhuǎn)換器，適用于分辨率要求為8～16位的A/D轉(zhuǎn)換器，是采樣率低于5Msps的中等至高等分辨率應(yīng)用的常見結(jié)構(gòu)，具有低功耗、小尺寸的特點(diǎn)。這些特點(diǎn)使其具有很寬的應(yīng)用范圍，例如便攜/電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)/信號(hào)采集器等。

2、本文設(shè)計(jì)了工作在1.8V單電源電壓下，中速低功耗的12bit逐次逼近式A/D轉(zhuǎn)換器。本文主要研究了A/D轉(zhuǎn)換器中包括采樣保持電路、D/A轉(zhuǎn)換器、電容陣列和數(shù)字邏輯與時(shí)序控制等模塊的設(shè)計(jì)，未研究的比較器模塊由同組其它成員完成。 為了提高A/D轉(zhuǎn)換的精度，本設(shè)計(jì)采用全差分和下極板采樣技術(shù)克服電荷注入效應(yīng)和時(shí)鐘饋通效應(yīng)的影響。同時(shí)將采樣電容嵌入到D/A轉(zhuǎn)換電容陣列中，采用并行模數(shù)轉(zhuǎn)換器分辨率的擴(kuò)展結(jié)構(gòu)，既保證了采樣電容的采樣精度值，又

3、有效節(jié)省了芯片面積。在電容陣列的設(shè)計(jì)中，利用單位電容并聯(lián)的方法減小金屬M(fèi)IM電容值的失配誤差，并通過共質(zhì)心版圖布局，進(jìn)一步提高轉(zhuǎn)換精度。在數(shù)字控制模塊的電路實(shí)現(xiàn)中，用基于環(huán)形計(jì)數(shù)器和移位寄存器的結(jié)構(gòu)設(shè)計(jì)了逐次逼近邏輯電路。在整體版圖設(shè)計(jì)時(shí)采用數(shù)模混合信號(hào)(AMS)的設(shè)計(jì)流程，即在一個(gè)芯片的設(shè)計(jì)時(shí)采用多種不同的方法，針對(duì)規(guī)范性強(qiáng)的數(shù)字部分采用定制設(shè)計(jì)方法中的標(biāo)準(zhǔn)單元法進(jìn)行設(shè)計(jì)，對(duì)于那些嚴(yán)重影響性能的模擬部分采用全定制法進(jìn)行設(shè)計(jì)，以求縮短設(shè)

4、計(jì)周期，提高性能和芯片面積利用率。 本次SARADC設(shè)計(jì)采用的是IBM 0.18μm DP6M CMOS7RF混合信號(hào)設(shè)計(jì)工藝。設(shè)計(jì)采用MOSIS公司提供的MPW(Multi-Project Wafer)方案流片，所以同一版圖中還包括8-bit CPU設(shè)計(jì)和100MHz低噪聲電荷泵鎖相環(huán)頻率合成器的設(shè)計(jì)。其中SAR ADC版圖面積為172.03μm×317.92μm，MPW整體版圖面積為1804μm×1804μm。完成版圖后對(duì)整