高可靠處理器體系結(jié)構(gòu)研究.pdf

1、隨著處理器逐步采用納米級制造工藝，在處理器性能得到大幅提高的同時，由于集成 電路特征尺寸的減小、電源電壓的降低和頻率的升高，使得處理器對于串?dāng)_、電壓擾動、 電磁干擾以及輻射等各種噪聲干擾變得更加敏感，并可能引發(fā)錯誤的操作，處理器的可 靠性成為一個日益嚴(yán)峻的課題。另一方面，對于航天等特殊應(yīng)用場合，由于宇宙射線和 高能粒子的輻照作用，使得處理器內(nèi)部電路產(chǎn)生各種單粒子效應(yīng)，并可能引起嚴(yán)重的事 故，因此也對處理器可靠性提出了更高的要求

2、。 本文以龍芯1號處理器為研究原型，以瞬態(tài)故障引起的軟錯誤為主要研究對象，通過故障行為分析，結(jié)合具體的處理器結(jié)構(gòu)設(shè)計(jì)，從體系結(jié)構(gòu)級探討了納米級制造工藝下與高可靠應(yīng)用場合下處理器的可靠性設(shè)計(jì)方法，本文研究工作的主要創(chuàng)新點(diǎn)與貢獻(xiàn)如下： 1.提出一種連續(xù)快速的處理器仿真故障注入技術(shù)，通過同時運(yùn)行兩個處理器可綜合RTL模型，在較短時間內(nèi)對龍芯1號處理器快速注入了大約30萬個軟錯誤，保證了分析結(jié)果具有較好的統(tǒng)計(jì)意義，可以有效指導(dǎo)后

3、續(xù)的可靠性設(shè)計(jì)。 2.提出一種基于軟錯誤敏感性分析的體系結(jié)構(gòu)級低開銷容錯觸發(fā)器設(shè)計(jì)技術(shù)，只對龍芯l號處理器中軟錯誤敏感性高于3％的觸發(fā)器采用容錯觸發(fā)器，節(jié)省了81.9％的觸發(fā)器資源，同時卻獲得了與粗放加固方法相似的可靠性。 3.提出一種基于局部性原理的處理器片內(nèi)存儲器可靠性設(shè)計(jì)技術(shù)，一方面，通過與虛擬地址歷史記錄進(jìn)行比較，使得片內(nèi)存儲器在更多時間內(nèi)處于空閑關(guān)閉狀態(tài)，因而提高了可靠性；另一方面，采用了一種類、write-t

4、hrough的更新算法，使得數(shù)據(jù)Cache片內(nèi)存儲器與內(nèi)存始終保持?jǐn)?shù)據(jù)一致，有效提高了數(shù)據(jù)Cache片內(nèi)存儲器的可靠性，降低了保護(hù)代價；通過采用這兩步措施，處理器性能平均降低了4.09％，面積增加了4.4％，以較小的性能面積開銷獲得了片內(nèi)存儲器可靠性的較好提高。 4.提出一種靜態(tài)檢測流水線與選擇性重復(fù)執(zhí)行技術(shù)，根據(jù)處理器中指令與面積分布的分析，對于ALU類指令，增加一條專門用于檢測執(zhí)行完整性的靜態(tài)流水線，對于定點(diǎn)乘法類指令、浮點(diǎn)

5、類指令，采用重新取指并執(zhí)行兩次的方法，只帶來了4.6％的面積開銷和2.93％的性能損失，卻可以檢測除訪存類指令外所有指令的執(zhí)行完整性。 5.提出一種精確流水線超時恢復(fù)技術(shù)，針對不同情況，對流水線超時錯誤分別采用了結(jié)果總線增加操作碼比較、產(chǎn)生超時例外重新取指執(zhí)行指令、觸發(fā)器超時重置、三模冗余與ECC校驗(yàn)等4種方法進(jìn)行處理，整個處理器的面積只增加了0.5％，以較小的面積開銷實(shí)現(xiàn)了處理器流水線超時錯誤的精確恢復(fù)。 6.提供了龍

6、芯1號處理器的一個體系結(jié)構(gòu)級容錯處理器版本，通過采用前述可靠性設(shè)計(jì) 技術(shù)，處理器性能總共平均降低了7.22％，面積增加了9.8％，相對于文獻(xiàn)報道的各種處理器可靠性設(shè)計(jì)技術(shù)，本文以較小的性能面積開銷獲得了可靠性的較好提高。本文以龍芯1號處理器為研究原型，從體系結(jié)構(gòu)級開展了處理器可靠性設(shè)計(jì)的研究工作，并取得了一些研究成果，是納米級制造工藝下處理器可靠性設(shè)計(jì)的一個有益探索；同時，本文提出的可靠性設(shè)計(jì)技術(shù)可以直接應(yīng)用于龍芯1號處理器，將有助于